1. 項(xiàng)目概述從“紙上談兵”到“真刀真槍”的芯片驗(yàn)證在芯片設(shè)計(jì)的漫長(zhǎng)流程中我們常常會(huì)聽到一個(gè)詞“后仿真”或者更專業(yè)的叫法——“數(shù)字后仿”。如果說前期的RTL功能仿真是在圖紙上推演建筑的力學(xué)結(jié)構(gòu)那么數(shù)字后仿就是拿著最終施工完成的建筑藍(lán)圖去模擬真實(shí)環(huán)境下的風(fēng)壓、沉降和材料形變。而這份“藍(lán)圖”就是SDF文件。我接觸過不少項(xiàng)目團(tuán)隊(duì)在前仿階段信心滿滿結(jié)果一到后仿時(shí)序問題、功能異常接踵而至整個(gè)項(xiàng)目進(jìn)度被嚴(yán)重拖慢。今天我就結(jié)合自己踩過的坑和積累的經(jīng)驗(yàn)把這個(gè)看似神秘、實(shí)則至關(guān)重要的“數(shù)字后仿與SDF文件”講透讓你不僅知道怎么用更明白為什么要用以及如何高效地用它來(lái)保障芯片設(shè)計(jì)的最終質(zhì)量。簡(jiǎn)單來(lái)說數(shù)字后仿是在芯片完成物理設(shè)計(jì)布局布線后使用包含實(shí)際物理延遲信息的網(wǎng)表Netlist和時(shí)序信息文件SDF進(jìn)行的仿真。它的核心目標(biāo)是驗(yàn)證芯片在真實(shí)的物理?xiàng)l件下考慮線延遲、單元延遲、工藝角、溫度電壓變化等是否依然能正確工作并滿足預(yù)設(shè)的時(shí)序要求。而SDF文件全稱標(biāo)準(zhǔn)延遲格式文件正是承載這些精確物理延遲信息的載體。它由后端物理設(shè)計(jì)工具如Innovus, ICC2在完成布局布線后生成是連接前端設(shè)計(jì)與后端物理實(shí)現(xiàn)的橋梁。對(duì)于任何一位數(shù)字芯片設(shè)計(jì)或驗(yàn)證工程師掌握后仿流程和SDF文件的解讀是確保芯片一次流片成功的關(guān)鍵技能。2. 核心原理與流程拆解為什么必須做后仿2.1 前仿與后仿的本質(zhì)區(qū)別很多新手會(huì)疑惑既然RTL功能仿真前仿已經(jīng)通過了為什么還要大費(fèi)周章地做后仿這里的關(guān)鍵在于模型精度的天壤之別。在前仿中我們使用的RTL代碼是行為級(jí)描述仿真器默認(rèn)所有邏輯門的延遲為0信號(hào)在連線上傳輸也是瞬間完成的。這就像我們?cè)诶硐胝婵窄h(huán)境下計(jì)算物體的運(yùn)動(dòng)軌跡忽略了空氣阻力。雖然能驗(yàn)證邏輯功能的正確性但完全無(wú)法反映芯片制造后的真實(shí)時(shí)序行為。而后仿則切換到了門級(jí)網(wǎng)表。這個(gè)網(wǎng)表中的基本單元是來(lái)自工藝廠商提供的標(biāo)準(zhǔn)單元庫(kù)如與門、或門、觸發(fā)器。SDF文件為這些單元以及它們之間的互連線注入了精確的延遲值。這些延遲主要分為兩類單元延遲信號(hào)從標(biāo)準(zhǔn)單元的輸入引腳傳播到輸出引腳所需的時(shí)間。這個(gè)時(shí)間取決于單元的固有特性、負(fù)載電容、輸入信號(hào)轉(zhuǎn)換時(shí)間以及工藝、電壓、溫度條件?；ミB線延遲信號(hào)在芯片金屬連線上傳輸所需的時(shí)間。這由連線的電阻R和電容C決定即RC延遲。在深亞微米工藝下線延遲可能超過單元延遲成為時(shí)序的主要影響因素。因此后仿能暴露出僅存在于物理世界的問題建立時(shí)間/保持時(shí)間違例、時(shí)鐘偏斜過大、時(shí)鐘門控路徑的毛刺、異步路徑的亞穩(wěn)態(tài)、以及由于延遲導(dǎo)致的競(jìng)爭(zhēng)冒險(xiǎn)。這些問題在前仿中是完全隱形的。2.2 SDF文件的結(jié)構(gòu)與內(nèi)容解析拿到一個(gè)SDF文件你可能會(huì)被里面密密麻麻的數(shù)據(jù)嚇到。但它的結(jié)構(gòu)其實(shí)很有規(guī)律。一個(gè)典型的SDF文件主要包含以下幾個(gè)部分DELAYFILE 節(jié)這是文件的主體定義了設(shè)計(jì)中的所有延遲。CELL 定義針對(duì)每個(gè)具體的標(biāo)準(zhǔn)單元實(shí)例。例如(CELL (CELLTYPE “DFFRSH”) (INSTANCE top/u_cpu/u_reg/reg_file[0]) (DELAY (ABSOLUTE (IOPATH (posedge CLK) Q (0.123::0.145) (0.098::0.112)) ) ) )這段描述了一個(gè)觸發(fā)器的延遲。(IOPATH (posedge CLK) Q (0.123::0.145) (0.098::0.112))表示當(dāng)時(shí)鐘CLK的上升沿到來(lái)時(shí)到輸出Q端的變化上升延遲在0.123ns到0.145ns之間下降延遲在0.098ns到0.112ns之間。這里用了::表示最小:典型:最大延遲通常我們后仿使用最大延遲最壞情況來(lái)檢查建立時(shí)間。TIMINGCHECK 節(jié)定義時(shí)序檢查約束這是后仿中驗(yàn)證時(shí)序是否違例的關(guān)鍵。SETUP/HOLD最常見的建立時(shí)間和保持時(shí)間檢查。(TIMINGCHECK (SETUP (posedge D) (posedge CLK) (0.05::0.06)) (HOLD (posedge D) (posedge CLK) (0.02::0.025)) )這表示數(shù)據(jù)信號(hào)D在時(shí)鐘CLK上升沿前必須穩(wěn)定至少0.05ns建立時(shí)間在時(shí)鐘沿后必須保持穩(wěn)定至少0.02ns保持時(shí)間。仿真器會(huì)根據(jù)SDF中的實(shí)際延遲動(dòng)態(tài)計(jì)算這些關(guān)系是否被滿足并在違例時(shí)報(bào)告警告或錯(cuò)誤。LABEL 節(jié)可以包含一些用戶自定義的延遲值但使用較少。注意SDF文件中的延遲值是“標(biāo)注”值仿真器會(huì)用它來(lái)覆蓋網(wǎng)表中單元自帶的默認(rèn)延遲通常來(lái)自庫(kù)文件.lib。因此確保你使用的SDF文件與當(dāng)前仿真的網(wǎng)表版本嚴(yán)格對(duì)應(yīng)否則標(biāo)注會(huì)錯(cuò)位導(dǎo)致仿真結(jié)果毫無(wú)意義甚至錯(cuò)誤。2.3 標(biāo)準(zhǔn)后仿真流程一個(gè)完整的數(shù)字后仿流程通常遵循以下步驟我將其總結(jié)為“四步法”數(shù)據(jù)準(zhǔn)備從后端團(tuán)隊(duì)獲取最終簽核的網(wǎng)表通常是.v或.vg格式和對(duì)應(yīng)的SDF文件.sdf。同時(shí)需要準(zhǔn)備測(cè)試平臺(tái)Testbench、工藝廠商提供的標(biāo)準(zhǔn)單元庫(kù)仿真模型.v或.sv文件以及可能用到的存儲(chǔ)器模型。SDF反標(biāo)在Testbench中使用仿真器提供的系統(tǒng)任務(wù)如$sdf_annotate將SDF文件中的延遲信息“反標(biāo)”到門級(jí)網(wǎng)表上。這一步是關(guān)鍵操作必須指定正確的SDF文件路徑、需要標(biāo)注的設(shè)計(jì)范圍scope以及標(biāo)注選項(xiàng)如最大延遲、最小延遲或典型延遲。編譯與仿真使用EDA工具如VCS, Xcelium, QuestaSim編譯網(wǎng)表、庫(kù)文件和Testbench然后運(yùn)行仿真。仿真器會(huì)基于反標(biāo)后的精確延遲進(jìn)行計(jì)算。結(jié)果分析這是最耗時(shí)的部分。你需要仔細(xì)查看仿真波形和日志文件重點(diǎn)關(guān)注時(shí)序違例報(bào)告工具會(huì)報(bào)告所有SETUP/HOLD違例。你需要區(qū)分這些違例是真實(shí)的路徑問題還是由于仿真環(huán)境如不合理的時(shí)鐘約束、異步復(fù)位釋放造成的假違例。功能錯(cuò)誤對(duì)比后仿波形與前仿波形或黃金參考模型檢查邏輯功能是否因延遲而出錯(cuò)。X態(tài)傳播后仿中未初始化的寄存器、時(shí)序違例導(dǎo)致的亞穩(wěn)態(tài)都可能產(chǎn)生X未知態(tài)。需要追蹤X態(tài)的源頭判斷其是否會(huì)影響關(guān)鍵功能。3. 實(shí)操要點(diǎn)與工具使用詳解3.1 環(huán)境搭建與文件管理后仿環(huán)境比前仿復(fù)雜良好的文件管理習(xí)慣能避免很多低級(jí)錯(cuò)誤。我建議建立如下目錄結(jié)構(gòu)post_sim/ ├── rtl/ # 原始RTL代碼用于參考 ├── netlist/ # 門級(jí)網(wǎng)表文件.v ├── sdf/ # SDF文件.sdf ├── lib/ # 工藝庫(kù)仿真模型.v ├── tb/ # 測(cè)試平臺(tái) │ ├── top_tb.sv │ └── test_cases/ ├── scripts/ # 編譯和仿真腳本 │ ├── compile.f │ └── run_sim.tcl └── work/ # 仿真工具的工作目錄在Testbench中SDF反標(biāo)的典型Verilog代碼示例如下initial begin // 使用最大延遲進(jìn)行反標(biāo)用于檢查建立時(shí)間 $sdf_annotate( “../sdf/top_chip.sdf”, // SDF文件路徑 uut, // 標(biāo)注的頂層實(shí)例名 “sdf_max.log”, // 標(biāo)注日志文件 “MAXIMUM”, // 標(biāo)注類型MAXIMUM, MINIMUM, TYPICAL “1.0:1.0:1.0”, // 時(shí)序檢查縮放因子建立:保持:延遲 “FROM_MTM” // 從MINIMUM: TYPICAL: MAXIMUM三元組中選取 ); end關(guān)鍵參數(shù)解釋“MAXIMUM”標(biāo)注最壞情況下的延遲用于檢查建立時(shí)間是否滿足。如果要檢查保持時(shí)間則需要用“MINIMUM”再跑一次仿真?？s放因子可以用來(lái)對(duì)延遲進(jìn)行微調(diào)例如在早期階段可以用“1.2:1.2:1.2”將延遲放大20%進(jìn)行更保守的驗(yàn)證。“FROM_MTM”告訴工具從SDF文件中的最小:典型:最大三元組中根據(jù)標(biāo)注類型選取對(duì)應(yīng)的值。3.2 仿真中的調(diào)試技巧與波形分析后仿波形看起來(lái)會(huì)比前仿“混亂”因?yàn)樾盘?hào)變化不再對(duì)齊時(shí)鐘沿而是有了各種延遲。掌握幾個(gè)調(diào)試技巧能事半功倍設(shè)置關(guān)鍵信號(hào)在波形查看器如Verdi, DVE中將時(shí)鐘、復(fù)位、關(guān)鍵數(shù)據(jù)路徑和控制信號(hào)分組并高亮顯示。關(guān)注時(shí)序違例點(diǎn)當(dāng)仿真日志報(bào)告時(shí)序違例時(shí)立刻定位到違例發(fā)生的仿真時(shí)間點(diǎn)觀察相關(guān)信號(hào)的波形。檢查時(shí)鐘路徑和數(shù)據(jù)路徑的實(shí)際延遲。理解“負(fù)延遲”現(xiàn)象在后仿中你可能會(huì)看到時(shí)鐘信號(hào)比數(shù)據(jù)信號(hào)還晚到達(dá)觸發(fā)器。這在線性時(shí)序分析STA中是不可能的但在考慮了時(shí)鐘樹延遲的仿真中會(huì)出現(xiàn)。這并不意味著時(shí)序滿足仿真工具會(huì)依據(jù)SDF中的SETUP值進(jìn)行內(nèi)部計(jì)算來(lái)判定是否違例。處理X態(tài)傳播后仿中大量的X態(tài)會(huì)淹沒真正的錯(cuò)誤?？梢圆扇煞N策略在Testbench中強(qiáng)制初始化對(duì)已知的、不影響功能的寄存器或存儲(chǔ)器在仿真開始時(shí)就賦一個(gè)確定值。使用仿真選項(xiàng)例如在VCS中可以使用no_notifier選項(xiàng)來(lái)禁止時(shí)序違例時(shí)將觸發(fā)器輸出置為X態(tài)這能減少X態(tài)傳播但會(huì)掩蓋一些時(shí)序問題需謹(jǐn)慎使用。3.3 與靜態(tài)時(shí)序分析的交叉驗(yàn)證后仿和靜態(tài)時(shí)序分析是芯片時(shí)序驗(yàn)證的“兩條腿”必須相互印證。STA工具如PrimeTime通過數(shù)學(xué)模型分析所有路徑速度快能窮盡所有路徑但它是靜態(tài)的無(wú)法驗(yàn)證功能。后仿是動(dòng)態(tài)的能驗(yàn)證功能在時(shí)序影響下的正確性但受限于測(cè)試用例的覆蓋度。實(shí)操心得當(dāng)后仿發(fā)現(xiàn)一個(gè)功能錯(cuò)誤但STA報(bào)告該路徑時(shí)序是干凈的通常有以下幾種可能時(shí)鐘定義不一致Testbench中的時(shí)鐘波形如抖動(dòng)、占空比與STA約束文件.sdc中的定義有細(xì)微差別。異步路徑或假路徑該路徑在STA中被設(shè)置為false_path或async_group但仿真中它實(shí)際上參與了功能。串?dāng)_或噪聲效應(yīng)當(dāng)前的SDF文件可能未包含串?dāng)_延遲CCS Noise Model而實(shí)際芯片中串?dāng)_影響了信號(hào)質(zhì)量。這時(shí)需要后端提供包含噪聲延遲的SDF文件進(jìn)行更精確的后仿。仿真本身的問題比如Testbench的激勵(lì)在特定延遲下產(chǎn)生了毛刺。遇到這種不一致需要設(shè)計(jì)、驗(yàn)證和后端工程師坐在一起對(duì)照波形、STA報(bào)告和設(shè)計(jì)代碼進(jìn)行聯(lián)合調(diào)試這是定位復(fù)雜問題的唯一有效方法。4. 典型問題深度排查與解決策略后仿過程中遇到的問題五花八門我總結(jié)了幾類最常見的問題及其排查思路整理成下表你可以像查字典一樣使用問題現(xiàn)象可能原因排查步驟與解決方案仿真大量X態(tài)無(wú)法正常啟動(dòng)1. 上電復(fù)位序列未完成寄存器未初始化。2. SDF反標(biāo)錯(cuò)誤導(dǎo)致時(shí)序違例使觸發(fā)器輸出X態(tài)。3. 網(wǎng)表與庫(kù)文件不匹配。1. 檢查Testbench中復(fù)位信號(hào)的釋放時(shí)間是否足夠長(zhǎng)確保所有觸發(fā)器都已復(fù)位。2. 檢查$sdf_annotate的路徑和實(shí)例名是否正確。先不加SDF跑門仿確認(rèn)功能正常。3. 確認(rèn)網(wǎng)表使用的單元名與工藝庫(kù)仿真模型中的定義完全一致。功能與前仿一致但偶爾出現(xiàn)錯(cuò)誤1. 潛在的真實(shí)時(shí)序違例僅在特定數(shù)據(jù)模式和延遲下觸發(fā)。2. 異步接口的亞穩(wěn)態(tài)傳播。3. 時(shí)鐘門控使能信號(hào)上的毛刺。1. 仔細(xì)分析出錯(cuò)時(shí)的波形測(cè)量數(shù)據(jù)到達(dá)時(shí)間與時(shí)鐘沿的關(guān)系。對(duì)照STA報(bào)告看該路徑的裕量是否很小。2. 對(duì)跨時(shí)鐘域信號(hào)檢查是否使用了同步器同步器的第一個(gè)觸發(fā)器輸出在后仿中可能是亞穩(wěn)態(tài)X需確保其被正確處理。3. 查看時(shí)鐘門控邏輯的輸入信號(hào)是否存在因組合邏輯延遲產(chǎn)生的毛刺在時(shí)鐘有效沿附近變化。SDF反標(biāo)時(shí)報(bào)告大量警告/錯(cuò)誤1. SDF文件與網(wǎng)表版本不匹配。2. 網(wǎng)表層次結(jié)構(gòu)與SDF中標(biāo)注的實(shí)例路徑不一致。3. SDF文件本身存在語(yǔ)法錯(cuò)誤或數(shù)據(jù)異常。1.這是最高頻的錯(cuò)誤務(wù)必與后端確認(rèn)SDF和網(wǎng)表是同一版本物理設(shè)計(jì)數(shù)據(jù)導(dǎo)出。2. 使用$sdf_annotate時(shí)嘗試更頂層的scope或者讓后端提供平坦化flatten后的網(wǎng)表和SDF。3. 用文本編輯器打開SDF檢查報(bào)告錯(cuò)誤的實(shí)例附近是否有明顯格式錯(cuò)誤。也可用工具自帶的SDF解析器檢查。仿真速度極慢1. 設(shè)計(jì)規(guī)模大門級(jí)網(wǎng)表仿真本身比RTL慢1-2個(gè)數(shù)量級(jí)。2. 波形文件如FSDB/VCD記錄信號(hào)太多、太深。3. 測(cè)試用例過長(zhǎng)。1. 這是客觀限制?？梢钥紤]使用門級(jí)網(wǎng)表部分關(guān)鍵模塊RTL的混合仿真或使用更快的仿真器。2. 只記錄調(diào)試必需的關(guān)鍵信號(hào)波形避免全量記錄。3. 優(yōu)化測(cè)試用例聚焦于觸發(fā)時(shí)序邊界的場(chǎng)景而非全功能回歸。后仿通過但芯片實(shí)測(cè)失敗1. 后仿測(cè)試用例覆蓋度不足未觸發(fā)實(shí)際應(yīng)用中的極端場(chǎng)景。2. SDF未包含PVT工藝、電壓、溫度最壞情況組合或未考慮片上變化OCV。3. 封裝、PCB板級(jí)的信號(hào)完整性問題未在芯片級(jí)仿真中體現(xiàn)。1. 加強(qiáng)驗(yàn)證計(jì)劃針對(duì)高速接口、低功耗模式切換、極端溫度代碼等場(chǎng)景設(shè)計(jì)定向測(cè)試。2. 要求后端提供在多種PVT角如SSG 125C, FFG -40C下的SDF文件分別進(jìn)行仿真。對(duì)于先進(jìn)工藝必須進(jìn)行帶OCV裕度的后仿。3. 芯片級(jí)驗(yàn)證需上升至系統(tǒng)級(jí)結(jié)合IBIS/SPICE模型進(jìn)行聯(lián)合仿真。一個(gè)真實(shí)的排查案例在一次GPU項(xiàng)目中后仿發(fā)現(xiàn)一個(gè)紋理單元在特定像素模式下輸出錯(cuò)誤。STA顯示相關(guān)路徑裕量充足。我們通過對(duì)比波形發(fā)現(xiàn)錯(cuò)誤發(fā)生在一條多級(jí)組合邏輯路徑上。深入分析SDF發(fā)現(xiàn)該路徑上一個(gè)“與門”的上升延遲和下降延遲差異巨大由于負(fù)載不對(duì)稱導(dǎo)致。在特定的數(shù)據(jù)跳變序列下這個(gè)不對(duì)稱延遲累積導(dǎo)致最終輸出比預(yù)期晚了一個(gè)時(shí)鐘周期造成了功能錯(cuò)誤。STA的線性模型將其平均化了而動(dòng)態(tài)仿真捕捉到了這個(gè)極端情況。解決方案是后端工程師優(yōu)化了該單元的驅(qū)動(dòng)和布局平衡了上升/下降延遲。5. 效率提升與進(jìn)階實(shí)踐5.1 分層與并行仿真策略對(duì)于超大規(guī)模SoC全芯片后仿一次可能需要數(shù)周完全不現(xiàn)實(shí)。必須采用分層驗(yàn)證策略模塊級(jí)后仿對(duì)時(shí)序關(guān)鍵模塊如CPU核心、高速SerDes、存儲(chǔ)器控制器單獨(dú)進(jìn)行后仿。其網(wǎng)表和SDF由后端在模塊層次單獨(dú)導(dǎo)出。這樣能快速迭代在早期發(fā)現(xiàn)模塊內(nèi)部時(shí)序問題。芯片級(jí)選擇性后仿在全芯片網(wǎng)表基礎(chǔ)上只對(duì)變化的部分或新添加的模塊進(jìn)行SDF反標(biāo)和仿真?；蛘卟捎谩昂诤小辈呗詫⒁呀?jīng)驗(yàn)證穩(wěn)定的模塊用帶有時(shí)序信息的快速模型替代?；貧w測(cè)試并行化搭建仿真農(nóng)場(chǎng)將不同的測(cè)試用例分發(fā)到多臺(tái)服務(wù)器上并行運(yùn)行能極大縮短驗(yàn)證周期。5.2 功耗感知后仿在現(xiàn)代低功耗設(shè)計(jì)中后仿還需要關(guān)注功耗狀態(tài)切換時(shí)的時(shí)序行為。這需要后端提供不僅包含常規(guī)延遲還包含狀態(tài)保留寄存器的喚醒/休眠延遲、電源開關(guān)的打開/關(guān)閉序列、以及不同電壓域之間電平轉(zhuǎn)換器延遲的SDF文件有時(shí)是一個(gè)獨(dú)立的UPF/CPF約束文件配合SDF。進(jìn)行功耗感知后仿時(shí)必須在Testbench中精確模擬電源的上電、下電序列并驗(yàn)證在電壓爬升/下降過程中信號(hào)是否處于無(wú)效態(tài)避免產(chǎn)生毛刺或鎖存錯(cuò)誤數(shù)據(jù)。5.3 形式驗(yàn)證在后仿流程中的應(yīng)用形式驗(yàn)證工具如JasperGold, VC Formal可以用于后仿的補(bǔ)充。例如等價(jià)性檢查在門級(jí)網(wǎng)表反標(biāo)SDF前后做一次等價(jià)性檢查L(zhǎng)EC確保延遲標(biāo)注沒有改變電路的邏輯功能。時(shí)序斷言驗(yàn)證將重要的時(shí)序要求如“這個(gè)請(qǐng)求信號(hào)必須在應(yīng)答信號(hào)返回后的3個(gè)周期內(nèi)拉低”用SVASystemVerilog Assertion描述并在后仿中檢查。形式驗(yàn)證可以窮盡地證明這些斷言在有時(shí)序延遲的情況下是否始終成立彌補(bǔ)動(dòng)態(tài)仿真覆蓋率的不足。數(shù)字后仿是芯片流片前的最后一道重要防線其價(jià)值在于揭示物理實(shí)現(xiàn)的真實(shí)面貌。這個(gè)過程充滿挑戰(zhàn)從文件版本管理、仿真調(diào)試到結(jié)果分析每一步都需要耐心和嚴(yán)謹(jǐn)。我個(gè)人的體會(huì)是不要把后仿僅僅當(dāng)作一個(gè)必須完成的“任務(wù)”而要把它視為一個(gè)深入理解自己設(shè)計(jì)物理特性的絕佳機(jī)會(huì)。每一次波形分析每一次違例排查都在加深你對(duì)時(shí)序、對(duì)電路、對(duì)工藝的理解。最后分享一個(gè)小技巧建立一個(gè)自己的“后仿問題知識(shí)庫(kù)”把每次遇到的新問題、排查思路和最終解決方案記錄下來(lái)。隨著項(xiàng)目經(jīng)驗(yàn)的積累這個(gè)知識(shí)庫(kù)會(huì)成為你最寶貴的財(cái)富讓你在面對(duì)未來(lái)更復(fù)雜芯片的后仿挑戰(zhàn)時(shí)能夠更加從容和高效。