1. 項目概述從“電源噪聲”到“芯片靜音”的關鍵一步在任何一個電子系統(tǒng)里電源就像是整個系統(tǒng)的“血液系統(tǒng)”。我們總希望供給芯片的電壓是純凈、穩(wěn)定的直流就像我們希望血液里沒有雜質一樣。但現實很骨感無論是開關電源DC-DC的開關噪聲還是線性穩(wěn)壓器LDO自身的熱噪聲亦或是板上其他高速數字電路比如CPU、DDR工作時產生的瞬態(tài)電流在電源路徑阻抗上形成的壓降都會讓這個“直流”上疊加各種頻率的“紋波”或“噪聲”。這些不干凈的成分如果直接灌進芯片的模擬電路、射頻前端或者高精度ADC的供電引腳輕則導致信號信噪比下降、測量精度失準重則引起系統(tǒng)邏輯誤判、通信中斷。而PSRR這個常被寫在芯片數據手冊顯眼位置卻又容易被新手工程師忽略的參數正是衡量一顆芯片能否在這種“嘈雜”的電源環(huán)境下保持“內心平靜”、穩(wěn)定工作的核心能力指標。簡單來說電源紋波抑制比描述的是當芯片的電源引腳上存在一個特定頻率的交流擾動紋波時芯片內部電路通常是其輸出如運放的輸出電壓、LDO的輸出電壓、ADC的轉換結果等對這個擾動的抑制能力。它是一個比值通常用分貝dB表示數值越大說明芯片對電源噪聲的免疫力越強。理解PSRR不僅僅是讀懂數據手冊上的一個曲線圖更是進行穩(wěn)健電源設計、排查疑難雜癥比如系統(tǒng)底噪莫名增高、ADC讀數跳動的必備技能。無論你是正在選型的硬件工程師、進行仿真的IC設計者還是深入測試的驗證人員吃透PSRR都能讓你在設計時更有底氣在調試時更快定位問題。2. PSRR的核心原理與深度解析2.1 PSRR的定義與數學表達PSRR的全稱是Power Supply Rejection Ratio中文常譯為電源抑制比或電源紋波抑制比。其定義非常直接芯片輸出端的變化量與電源輸入端的變化量之比再取對數。通常我們關注的是交流小信號情況下的抑制能力。對于運算放大器、線性穩(wěn)壓器等器件PSRR最常用的定義是PSRR(f) 20 * log10(ΔVdd / ΔVout)其中ΔVdd是施加在電源引腳上的交流紋波電壓的幅度。ΔVout是由于該電源紋波引起的輸出端電壓變化的幅度。(f)強調PSRR是頻率的函數不同頻率的噪聲芯片的抑制能力天差地別。舉個例子如果我們在某顆運放的Vcc引腳注入一個幅度為100mV、頻率為1kHz的正弦紋波測量其輸出端產生的同頻紋波幅度為1mV。那么這顆運放在1kHz頻率下的PSRR就是20*log10(100mV / 1mV) 40 dB。這意味著電源上的噪聲被衰減了100倍40dB對應100倍電壓比才傳遞到輸出。注意這個定義是“正向”的即“電源擾動導致輸出擾動”。有些數據手冊特別是關于基準電壓源Voltage Reference的可能會使用“反向”定義PSRR 20*log10(ΔVout / ΔVdd)此時數值為負且絕對值越大抑制越好。閱讀手冊時務必看清其定義和坐標軸標注。2.2 PSRR的頻率特性一張揭示芯片“聽覺”范圍的圖譜PSRR不是一個固定值這是理解它的關鍵。幾乎所有芯片的PSRR都隨頻率升高而惡化。我們可以把PSRR隨頻率變化的曲線圖想象成芯片的“噪聲聽覺頻譜”。低頻段通常10Hz到幾百HzPSRR通常很高可能達到80dB甚至120dB以上。這意味著芯片對電源上的低頻波動如工頻干擾、溫度漂移引起的緩慢變化有極強的抑制能力。這部分性能主要依賴于芯片內部電路本身的共模抑制能力、反饋環(huán)路的直流增益。中頻段幾百Hz到幾十kHzPSRR開始以大約-20dB/十倍頻程的斜率下降。這個階段內部補償電容、寄生電容的影響開始顯現環(huán)路增益隨頻率升高而降低抑制能力隨之減弱。高頻段100kHzPSRR會急劇下降在1MHz到10MHz區(qū)域可能降至0dB甚至更低負值意味著噪聲被放大。在這個頻段電源噪聲幾乎可以無衰減地、甚至通過內部寄生路徑耦合到輸出。此時芯片內部的電路布局、引線鍵合電感、封裝寄生參數成為了主導因素。為什么高頻PSRR會變差甚至為負想象一下高頻噪聲信號波長很短它不再老老實實走我們設計的電源路徑。它會通過芯片內部晶體管極間電容、電源與地平面之間的寄生電容以及封裝引腳間的耦合直接“竄”到敏感的信號節(jié)點上。這種“容性耦合”或“感性耦合”路徑是反饋環(huán)路無法校正的因此PSRR會失效。更糟糕的是某些內部節(jié)點可能在高頻下形成諧振反而放大了特定頻率的噪聲。2.3 影響PSRR的關鍵因素從晶體管到封裝內部電路架構這是根本。一個精心設計的帶隙基準源其核心電路的對稱性和反饋深度直接決定了低頻PSRR。運放的輸入級差分對匹配度、電流鏡的精度都影響其共模抑制比CMRR而PSRR在低頻下往往與CMRR強相關。環(huán)路增益與帶寬對于LDO或任何帶反饋的電路開環(huán)增益越高對電源擾動的糾正能力越強低頻PSRR越好。增益帶寬積GBW則決定了PSRR開始下降的拐點頻率。GBW越大PSRR保持高值的頻率范圍越寬。內部補償與頻率響應補償網絡的設計決定了環(huán)路的穩(wěn)定性也塑造了PSRR曲線的形狀。為了穩(wěn)定性而引入的主極點往往是導致PSRR在中頻段開始下降的主要原因。寄生參數片上寄生電源線到敏感信號線的寄生電容、襯底耦合等。封裝寄生鍵合線電感、引腳間電容、封裝內的電源/地環(huán)路電感。這些是高頻PSRR的“殺手”。一個封裝不良的芯片其高頻PSRR可能比裸片測試結果差幾十個dB。外部條件負載電流對于LDOPSRR會隨著負載電流變化而變化通常在中等負載時最佳輕載和重載時都可能變差。輸入輸出電壓差對于LDO壓差Dropout Voltage裕量越大調整管工作在線性區(qū)越充分PSRR通常越好。外部旁路電容這是工程師最能發(fā)揮主觀能動性的地方。在電源引腳附近放置合適的去耦電容可以極大地改善高頻段的PSRR。3. PSRR的測量方法與實戰(zhàn)要點紙上得來終覺淺絕知此事要躬行。數據手冊上的PSRR曲線是在特定條件下測得的你的實際應用環(huán)境可能完全不同。因此掌握測量方法至關重要。3.1 經典測量方案搭建最常用的方法是“注入法”。你需要以下設備網絡分析儀或頻譜分析儀跟蹤源這是最精確的方法。網絡分析儀的端口1輸出一個掃頻正弦波作為擾動信號通過一個注入網絡加到直流電源上。直流電源提供芯片工作的靜態(tài)偏置電壓。注入網絡耦合網絡這是關鍵。它需要將交流擾動信號耦合到直流電源路徑上同時阻止直流電源對信號源造成損壞。通常是一個串聯(lián)的大電容隔直通交或一個變壓器。被測器件DUT及測試板一個精心布局的評估板電源去耦電容要便于斷開或調整?；具B接步驟將直流電源設置為芯片的額定工作電壓如5V。構建注入網絡。一個簡單可靠的方案是使用一個10-100uF的電解電容或鉭電容與一個50Ω電阻串聯(lián)。網絡分析儀的端口1通過這個RC網絡注入到直流電源的輸出端。電容隔直電阻用于匹配和限流。直流電源的輸出端已疊加交流擾動連接到DUT的電源引腳。網絡分析儀的端口2連接到DUT的輸出端測量輸出端的交流響應。設置網絡分析儀進行S21傳輸參數測量或更直接的使用“比率”測量功能測量Vout/Vin。這樣直接得到的幅頻響應曲線就是PSRR(f)曲線需注意符號通常取反即為PSRR正值。3.2 實操中的“坑”與技巧坑1注入網絡引入的誤差。那個串聯(lián)的隔直電容本身就有頻率響應。在低頻段如100Hz大電容的阻抗可能還不夠低導致注入的擾動信號幅度嚴重衰減測出的PSRR虛高。技巧在測試低頻點時可以換用更大容值的電容或者直接使用帶有直流偏置輸入功能的網絡分析儀省去外部耦合電容?？?測量設備的底噪和動態(tài)范圍。當PSRR很高時如100dB輸出端的噪聲信號可能已經接近分析儀的本底噪聲。技巧提高注入信號的幅度但注意不要使芯片進入非線性區(qū)使用平均功能來降低隨機噪聲的影響?？?測試板布局的災難。糟糕的PCB布局會引入額外的寄生電感和耦合完全扭曲測量結果。技巧使用獨立的、干凈的電源層和地層。注入點和DUT電源引腳之間的走線盡可能短而粗。將DUT的輸出測量點用同軸電纜直接引出避免長引線引入干擾。最關鍵的一點在測量高頻PSRR時務必考慮是否要保留芯片電源引腳附近的典型去耦電容。如果你想測量芯片“本身”的PSRR可以移除這些電容如果你想評估“芯片典型去耦”整個系統(tǒng)的表現則需保留。這必須在報告中明確說明?？?直流偏置的影響。PSRR可能隨直流工作點變化。技巧測量應在芯片的典型工作條件下進行如額定電壓、半載電流并記錄這些條件。個人心得對于沒有網絡分析儀的情況可以用“信號發(fā)生器示波器”的土辦法。信號發(fā)生器產生單頻正弦波作為擾動通過注入網絡疊加到直流電源上。用示波器兩個通道分別測量電源引腳處的擾動幅度Ch1和輸出端的殘余擾動幅度Ch2利用示波器的數學運算功能計算比值再手動換算成dB。這個方法費時費力且精度和頻率范圍有限但用于關鍵頻點比如你系統(tǒng)中開關電源的開關頻率的快速驗證是可行的。4. PSRR在芯片設計與選型中的核心應用理解了PSRR是什么以及如何測量最終目的是為了用好它。這體現在芯片設計和系統(tǒng)設計兩個層面。4.1 對于IC設計者如何優(yōu)化PSRR如果你是芯片設計師PSRR是你電路性能清單上的重要一項。優(yōu)化方向明確提升低頻PSRR核心在于提高內部關鍵模塊如帶隙基準、誤差放大器的電源抑制能力。采用共源共柵Cascode結構、增加增益級、使用高阻抗負載都是有效手段。確保反饋環(huán)路在低頻下有極高的開環(huán)增益。拓展高PSRR的頻帶這需要提高環(huán)路的單位增益帶寬UGBW。在保證相位裕度的前提下采用更先進的補償技術如前饋補償、米勒補償配合零點補償來拓展帶寬。壓制高頻PSRR惡化版圖隔離將模擬電源域和數字電源域物理上分開使用保護環(huán)Guard Ring隔離噪聲。片上解耦在芯片內部電源和地之間直接集成MOM金屬-氧化物-金屬電容或MOS電容為高頻噪聲提供最短的泄放路徑。多電源引腳為模擬核心和輸出級分別提供獨立的電源引腳AVDD, DVDD從封裝層面隔離噪聲。選用低寄生封裝如QFN、BGA封裝比傳統(tǒng)的SOP、DIP具有更低的引線電感和更好的電源/地分布。4.2 對于系統(tǒng)應用工程師如何根據PSRR選型與設計當你為你的項目選擇一顆LDO給ADC供電或者選擇一顆運放做傳感器信號調理時PSRR數據手冊該怎么看對標噪聲頻率首先分析你系統(tǒng)中最主要的電源噪聲來源及其頻率。如果是50Hz工頻干擾看低頻PSRR如100Hz。如果是開關電源的開關噪聲幾十kHz到幾MHz重點看對應頻點的PSRR。如果是數字電路如MCU、FPGA產生的寬帶噪聲需要關注PSRR在整個頻帶內的整體水平特別是1MHz以后的頻段。建立系統(tǒng)噪聲預算這是一個定量分析過程。步驟一估算或測量你的電源網絡在關鍵頻點上的噪聲幅度V_noise_ps。步驟二從芯片數據手冊中找到對應頻點的PSRR值換算成衰減倍數A 10^(PSRR/20)。步驟三計算傳遞到芯片輸出的噪聲V_noise_out V_noise_ps / A。步驟四判斷V_noise_out是否在你的系統(tǒng)可接受范圍內例如要小于ADC的1個LSB對應的電壓或小于信號最小分辨率的1/10。舉例為一個16位ADC參考電壓2.5V1LSB≈38μV供電。電源上存在一個300kHz、幅度為10mV的開關噪聲。候選LDO在300kHz的PSRR為45dB。衰減倍數A 10^(45/20) ≈ 177.8輸出噪聲V_noise_out 10mV / 177.8 ≈ 56.2μV56.2μV 38μV這意味著該噪聲本身就可能引起ADC輸出碼的1-2個LSB的跳動。如果系統(tǒng)要求極高精度這個LDO在此頻點的PSRR可能不夠需要考慮選擇PSRR更高如60dB以上的型號或者在前級增加一個LC濾波器進一步衰減該頻率噪聲。活用外部去耦電容數據手冊的PSRR曲線通常是在特定外部電容條件下測得的。你可以通過優(yōu)化外部去耦網絡來“定制”PSRR曲線。大容量電解/鉭電容10-100μF主要對付低頻噪聲維持低頻段電源穩(wěn)定。陶瓷電容0.1μF, 0.01μF針對中高頻噪聲幾百kHz到幾十MHz。多個不同容值的陶瓷電容并聯(lián)可以覆蓋更寬的頻段因為不同容值的電容其自諧振頻率不同。超小容量陶瓷電容幾十pF用于抑制超高頻噪聲100MHz。布局鐵律小電容必須盡可能靠近芯片的電源和地引腳走線短而粗否則引線電感會使其在高頻下失效。5. 典型問題排查與PSRR實戰(zhàn)案例理論聯(lián)系實際我們來看幾個PSRR沒處理好導致的典型問題及解決思路。5.1 案例一高精度ADC讀數周期性跳動現象一個24位Σ-Δ ADC用于測量微弱直流信號讀數總在最低幾位不停跳動跳動頻率約150kHz。系統(tǒng)使用一個開關頻率為150kHz的DC-DC降壓芯片為模擬部分供電后級跟了一個PSRR不錯的LDO。排查用示波器查看LDO輸出端直流很穩(wěn)但能看到殘留的150kHz紋波幅度約200μV。查閱ADC數據手冊其模擬電源AVDD引腳在150kHz的PSRR為70dB。計算A10^(70/20)3162。這意味著如果AVDD上有200μV噪聲傳遞到ADC內部的噪聲僅為200μV/3162≈0.063μV遠小于1個LSB對于5V參考24位ADC的1LSB約0.3μV理論上不應造成明顯跳動。問題可能不在AVDD。轉而檢查ADC的**基準電壓VREF**引腳。基準源通常由同一個LDO供電。測量基準芯片輸入端的紋波同樣是200μV。查閱基準源芯片手冊其在150kHz的PSRR只有50dBA≈316。那么傳遞到基準輸出的噪聲為200μV/316≈0.63μV。這個0.63μV的基準噪聲會直接比例放大到ADC的整個量程。對于5V量程它導致的誤差折合到ADC碼值上就會產生數個LSB的跳動。解決在基準電壓芯片的輸入引腳處增加一個LC濾波器如一個10Ω電阻串聯(lián)一個10μF陶瓷電容專門針對150kHz頻率進行衰減。實測將輸入紋波從200μV降至20μV以下ADC讀數立刻穩(wěn)定下來。教訓在高精度系統(tǒng)中不僅要關注主芯片的PSRR更要關注基準電壓源的PSRR它往往是噪聲傳遞的短板。5.2 案例二運放放大電路輸出出現神秘高頻毛刺現象一個用于放大麥克風信號的同相放大電路增益100倍輸出在安靜時有隨機的高頻毛刺。電路由干凈的線性實驗室電源供電。排查起初懷疑是電路自激或布局問題但檢查反饋網絡和布局均未發(fā)現明顯異常。用近場探頭探測發(fā)現當手靠近電路板上的微控制器MCU時毛刺增多。懷疑是MCU的數字噪聲通過空間輻射耦合到了運放的輸入端或電源。用示波器AC耦合檔仔細觀察運放正負電源引腳±5V。在MCU執(zhí)行密集運算時在電源引腳上觀察到了幅度約數mV、頻率高達數十MHz的快速尖峰。查閱該運放數據手冊其在10MHz以上的PSRR已經下降到10dB左右A≈3。這意味著電源上幾mV的尖峰幾乎可以原封不動地甚至被放大出現在輸出端再經過100倍增益放大就成了明顯的毛刺。解決加強電源濾波在運放的每個電源引腳到地之間并聯(lián)一個0.1μF和一個1nF的陶瓷電容且必須緊貼引腳放置。1nF的小電容對抑制數十MHz的噪聲至關重要。電源隔離為模擬運放電路使用獨立的LDO供電與數字MCU的電源在源頭分開。布局優(yōu)化縮短運放輸入端的走線并用地線包圍減少拾取空間噪聲的面積。教訓對于高速或高增益運放高頻PSRR往往比低頻PSRR更重要。數字電路的開關噪聲頻譜很寬必須用緊貼引腳的小容量去耦電容來應對。5.3 PSRR相關常見問題速查表問題現象可能原因排查思路與解決方向ADC/DAC的精度達不到標稱值讀數跳動大1. 基準電壓源PSRR不足電源噪聲調制了基準。2. 模擬電源PSRR不足噪聲直接進入信號鏈。1. 測量基準源輸入/輸出端的紋波。2. 為基準源增加RC/LC濾波。3. 選用PSRR更高的基準源或LDO。4. 檢查模擬電源去耦電容是否齊全、布局是否合理。運放電路輸出有固定頻率的周期性噪聲電源噪聲頻率與系統(tǒng)中某個開關頻率DC-DC、PWM等吻合且運放在該頻點PSRR不足。1. 用示波器查看運放電源引腳上的噪聲頻率和幅度。2. 計算噪聲經過運放PSRR衰減后是否仍在輸出端可見。3. 在電源路徑上增加針對該頻率的濾波器如LC陷波器。4. 考慮更換在該頻點PSRR更高的運放。音頻功放或CODEC出現“嘶嘶”白噪聲或“嗡嗡”聲1. “嗡嗡”聲50/100Hz工頻干擾低頻PSRR不足或接地不良。2. “嘶嘶”聲寬帶噪聲高頻PSRR不足或去耦不良。1. 檢查電源變壓器屏蔽、整流濾波。2. 在模擬電源入口增加大容量電解電容。3. 在芯片電源引腳增加0.1μF和0.01μF陶瓷電容并聯(lián)。4. 優(yōu)化地線布局采用星型接地或單點接地。無線通信模塊如Wi-Fi、藍牙靈敏度下降誤碼率高電源噪聲特別是數字部分噪聲通過較差的PSRR耦合到射頻電路的VCO或PA電源導致相位噪聲惡化。1. 使用頻譜分析儀觀察射頻電源線上的噪聲頻譜。2. 為射頻模塊的模擬和數字電源分別供電并使用磁珠或π型濾波器隔離。3. 確保射頻部分電源引腳的去耦電容嚴格按照手冊要求使用高頻特性好的電容。系統(tǒng)在特定操作如LCD刷新、電機啟動時出現異常復位或誤動作大電流瞬態(tài)變化導致電源電壓瞬間跌落Load Dump某些芯片如MCU、復位IC的PSRR不足以應對這種低頻大幅擾動。1. 用示波器監(jiān)控關鍵芯片電源引腳在瞬態(tài)事件時的電壓波形。2. 增加電源路徑的儲能電容大容量電解電容。3. 在敏感芯片電源前端增加TVS或大電流穩(wěn)壓二極管進行鉗位保護。理解并善用PSRR是區(qū)分普通電子愛好者和專業(yè)硬件工程師的一道分水嶺。它要求我們不僅看到電路的靜態(tài)工作點更要動態(tài)地、在頻域里去思考電源與信號之間的相互作用。下次當你打開一份芯片數據手冊時別只盯著增益、帶寬和價格花一分鐘看看它的PSRR曲線想想你的電源環(huán)境也許就能提前避免一個熬夜調試的夜晚。在實際項目中我習慣為系統(tǒng)中每一個關鍵模擬器件建立一個簡單的“噪聲傳遞”模型從源頭估算噪聲結合各環(huán)節(jié)的PSRR預估最終輸出端的噪聲水平這能在設計初期就發(fā)現潛在的兼容性問題。記住干凈的電源不是偶然得來的而是通過對PSRR這類參數的理解和嚴謹設計換來的。