1. 項(xiàng)目緣起為什么需要整理PG174文檔如果你是一位FPGA工程師或者正在使用Xilinx現(xiàn)在叫AMD的Zynq或Versal系列SoC那么“JTAG to AXI”這個(gè)功能你一定不陌生。它就像一座連接PC端調(diào)試工具和芯片內(nèi)部AXI總線的橋梁讓我們能繞過(guò)復(fù)雜的軟件驅(qū)動(dòng)直接通過(guò)熟悉的JTAG接口去讀寫(xiě)AXI總線上的寄存器。無(wú)論是裸機(jī)調(diào)試、硬件驗(yàn)證還是系統(tǒng)啟動(dòng)階段的早期診斷這個(gè)功能都堪稱“神器”。然而神器雖好說(shuō)明書(shū)卻常常讓人頭疼。Xilinx的官方文檔PG174JTAG to AXI Master v4.0 LogiCORE IP Product Guide就是這份說(shuō)明書(shū)。它內(nèi)容詳實(shí)但結(jié)構(gòu)上更像一本參考手冊(cè)而非一本“從入門(mén)到精通”的實(shí)戰(zhàn)指南。上百頁(yè)的PDF里混雜著IP核配置、接口時(shí)序、寄存器描述、應(yīng)用筆記對(duì)于新手或者想快速上手的工程師來(lái)說(shuō)直接閱讀效率很低。你可能會(huì)遇到這些問(wèn)題關(guān)鍵參數(shù)散落在多個(gè)章節(jié)一些高級(jí)功能的啟用條件描述得不夠直觀實(shí)際調(diào)試中遇到的典型問(wèn)題文檔里可能只有只言片語(yǔ)。因此這個(gè)“文檔整理”項(xiàng)目的核心目的不是簡(jiǎn)單地翻譯或復(fù)制粘貼而是基于我多年使用JTAG to AXI IP核的實(shí)際經(jīng)驗(yàn)對(duì)PG174文檔進(jìn)行一次“外科手術(shù)式”的重構(gòu)與解讀。我會(huì)把官方文檔中那些晦澀、分散的知識(shí)點(diǎn)按照一個(gè)工程師從“選型配置”到“調(diào)試排錯(cuò)”的實(shí)際工作流重新組織并補(bǔ)充大量官方文檔里“不會(huì)寫(xiě)”的實(shí)戰(zhàn)細(xì)節(jié)和避坑指南。最終它應(yīng)該成為一份能讓你放在手邊、遇到問(wèn)題能快速查閱的“實(shí)戰(zhàn)手冊(cè)”。2. JTAG to AXI IP核的核心價(jià)值與工作原理拆解在深入配置細(xì)節(jié)之前我們必須先搞清楚這個(gè)IP到底是干什么的以及它是如何工作的。理解原理是后續(xù)一切高效使用和問(wèn)題排查的基礎(chǔ)。2.1 它解決了什么問(wèn)題想象一下這個(gè)場(chǎng)景你的Zynq PS處理系統(tǒng)還沒(méi)有運(yùn)行起來(lái)或者你的自定義AXI外設(shè)的Linux驅(qū)動(dòng)還沒(méi)寫(xiě)好但你需要驗(yàn)證這個(gè)外設(shè)的硬件邏輯是否正確或者需要配置一些寄存器讓系統(tǒng)進(jìn)入一個(gè)特定的狀態(tài)。傳統(tǒng)的做法可能需要編寫(xiě)一段裸機(jī)程序編譯、加載、運(yùn)行過(guò)程繁瑣。而JTAG to AXI IP核提供了一條“捷徑”——它允許你通過(guò)Vivado Hardware Manager、XSCTXilinx Software Command-line Tool或者第三方JTAG調(diào)試器直接像訪問(wèn)內(nèi)存一樣訪問(wèn)AXI總線上的地址。它的核心價(jià)值體現(xiàn)在幾個(gè)方面早期硬件驗(yàn)證在PS端軟件環(huán)境就緒前直接測(cè)試PL可編程邏輯側(cè)的AXI外設(shè)功能。無(wú)侵入式調(diào)試不需要修改目標(biāo)系統(tǒng)的運(yùn)行代碼即可觀察或修改總線上的數(shù)據(jù)對(duì)分析復(fù)雜交互問(wèn)題尤其有用。寄存器讀寫(xiě)快速進(jìn)行寄存器配置、狀態(tài)讀取比寫(xiě)軟件測(cè)試代碼更快。系統(tǒng)恢復(fù)與診斷當(dāng)系統(tǒng)掛死時(shí)可以通過(guò)JTAG探查總線狀態(tài)甚至進(jìn)行一些恢復(fù)性操作。2.2 內(nèi)部架構(gòu)與數(shù)據(jù)流PG174文檔里有一張復(fù)雜的框圖我們可以把它簡(jiǎn)化理解。JTAG to AXI IP核內(nèi)部主要包含幾個(gè)關(guān)鍵部分JTAG TAP控制器接口這是IP核與外部JTAG鏈的邊界。它接收來(lái)自JTAG電纜的指令I(lǐng)nstruction和數(shù)據(jù)Data并將其翻譯成內(nèi)部命令。命令解碼與狀態(tài)機(jī)這是IP核的大腦。它解析來(lái)自JTAG的指令判斷當(dāng)前是讀操作還是寫(xiě)操作目標(biāo)地址是什么并生成相應(yīng)的AXI總線事務(wù)序列。AXI Master接口這是IP核與你的系統(tǒng)AXI互聯(lián)如SmartConnect或AXI Interconnect連接的出口。它嚴(yán)格按照AXI4-Lite協(xié)議發(fā)起讀寫(xiě)事務(wù)。這里需要注意該IP通常只支持AXI4-Lite協(xié)議這意味著它不支持突發(fā)傳輸Burst每次事務(wù)只傳輸一個(gè)數(shù)據(jù)通常是32位或64位。這對(duì)于寄存器訪問(wèn)足夠了但不能用于大數(shù)據(jù)塊傳輸。數(shù)據(jù)緩沖與時(shí)鐘域交叉JTAG時(shí)鐘TCK和AXI總線時(shí)鐘ACLK通常是異步的。IP核內(nèi)部需要有FIFO或類似的同步機(jī)制來(lái)處理跨時(shí)鐘域的數(shù)據(jù)傳遞這是導(dǎo)致某些時(shí)序問(wèn)題的根源。整個(gè)數(shù)據(jù)流可以這樣描述你在Vivado Hardware Manager里輸入一個(gè)讀地址 - 這個(gè)請(qǐng)求通過(guò)JTAG電纜傳到FPGA的JTAG端口 - JTAG to AXI IP核的TAP控制器捕獲該請(qǐng)求 - 內(nèi)部狀態(tài)機(jī)將其解析為AXI讀事務(wù) - 通過(guò)AXI Master接口發(fā)起讀操作 - 從目標(biāo)Slave設(shè)備返回讀數(shù)據(jù) - 數(shù)據(jù)經(jīng)過(guò)IP核內(nèi)部緩沖 - 通過(guò)JTAG鏈路傳回給Hardware Manager并顯示給你。理解這個(gè)流程對(duì)于后續(xù)分析“為什么讀不到數(shù)據(jù)”或“為什么寫(xiě)操作耗時(shí)很長(zhǎng)”這類問(wèn)題至關(guān)重要。3. IP核配置詳解從新建工程到生成輸出產(chǎn)品在Vivado中配置這個(gè)IP核看似是一系列點(diǎn)擊操作但每一個(gè)選項(xiàng)背后都有其設(shè)計(jì)考量。配置不當(dāng)輕則功能異常重則導(dǎo)致設(shè)計(jì)無(wú)法綜合或?qū)崿F(xiàn)。3.1 基礎(chǔ)參數(shù)配置地址、數(shù)據(jù)寬度與時(shí)鐘在Vivado IP Integrator中雙擊添加“JTAG to AXI” IP后第一個(gè)配置頁(yè)面通常包含以下核心參數(shù)Component Name建議命名為jtag_axi_0或更具描述性的名字如debug_jtag_axi便于在代碼和約束文件中識(shí)別。AXI Data Width可選32或64位。這里有一個(gè)非常重要的經(jīng)驗(yàn)除非你的AXI互聯(lián)和從設(shè)備明確支持64位數(shù)據(jù)寬度并且你的訪問(wèn)地址是8字節(jié)對(duì)齊的否則強(qiáng)烈建議選擇32位。大多數(shù)嵌入式外設(shè)寄存器都是32位的選擇64位不會(huì)帶來(lái)性能提升反而可能因?yàn)閷?duì)齊問(wèn)題導(dǎo)致訪問(wèn)失敗。PG174文檔對(duì)此有說(shuō)明但不夠突出。AXI Addr Width地址寬度。這定義了IP核能尋址的地址空間大小。例如設(shè)置為32則尋址范圍為4GB。你需要根據(jù)你系統(tǒng)中需要訪問(wèn)的從設(shè)備的地址范圍來(lái)設(shè)置。通常32位足夠覆蓋大多數(shù)嵌入式系統(tǒng)的地址空間。AXI Protocol固定為AXI4Lite無(wú)需更改。Master AXI Clock Frequency (MHz)這是ACLK的時(shí)鐘頻率。務(wù)必確保此處填寫(xiě)的頻率與最終該IP核的ACLK端口實(shí)際連接的時(shí)鐘頻率一致。這個(gè)頻率值會(huì)被用于IP核內(nèi)部的一些計(jì)數(shù)器或超時(shí)邏輯如果使能了超時(shí)功能。如果這里填100MHz但實(shí)際物理連接是50MHz的時(shí)鐘可能導(dǎo)致超時(shí)計(jì)算錯(cuò)誤或性能評(píng)估失真。3.2 高級(jí)選項(xiàng)與性能調(diào)優(yōu)在“Advanced”或類似標(biāo)簽頁(yè)下有一些影響行為和性能的選項(xiàng)Enable AXI Master Interface Pipeline Stages使能AXI主接口的流水線級(jí)。這會(huì)在AXI通道AW, W, AR, R, B上插入寄存器有助于提高時(shí)序性能特別是在高時(shí)鐘頻率下。代價(jià)是增加一個(gè)時(shí)鐘周期的延遲。我的經(jīng)驗(yàn)是在時(shí)鐘頻率低于100MHz時(shí)可以關(guān)閉以獲取最低延遲超過(guò)150MHz建議打開(kāi)以改善時(shí)序裕量。Enable AXI Slave Interface Pipeline Stages這個(gè)IP核沒(méi)有AXI Slave接口這個(gè)選項(xiàng)通常不適用或應(yīng)保持默認(rèn)。Enable Debug Bridge這是一個(gè)關(guān)鍵選項(xiàng)。如果勾選IP核會(huì)額外暴露一個(gè)“BSCAN”用戶端口通常命名為USER_CAPTURE,USER_DRCK,USER_RESET,USER_SEL,USER_SHIFT,USER_TDI,USER_UPDATE,USER_TDO。這個(gè)端口允許用戶自定義的FPGA邏輯也接入JTAG鏈實(shí)現(xiàn)用戶自定義的掃描鏈Scan Chain功能用于讀取內(nèi)部信號(hào)或控制邏輯。對(duì)于絕大多數(shù)僅使用JTAG to AXI功能的用戶不需要勾選此選項(xiàng)。勾選會(huì)增加資源消耗和復(fù)雜度。Read/Write Timeout Value讀寫(xiě)超時(shí)值。這是一個(gè)非常重要的安全機(jī)制。當(dāng)IP核發(fā)起一個(gè)AXI事務(wù)后如果在指定的時(shí)鐘周期數(shù)內(nèi)沒(méi)有收到響應(yīng)R或B通道的VALID信號(hào)則認(rèn)為超時(shí)并會(huì)通過(guò)狀態(tài)寄存器報(bào)告超時(shí)錯(cuò)誤。建議總是使能一個(gè)合理的超時(shí)值例如0x10004096個(gè)時(shí)鐘周期。這可以防止當(dāng)AXI從設(shè)備無(wú)響應(yīng)或地址錯(cuò)誤時(shí)你的JTAG命令一直掛起。3.3 接口連接與時(shí)鐘、復(fù)位處理配置完成后在Block Design中需要正確連接時(shí)鐘ACLK連接到你的AXI系統(tǒng)時(shí)鐘。確保該時(shí)鐘在調(diào)試期間是活躍的。一個(gè)常見(jiàn)錯(cuò)誤是ACLK來(lái)自一個(gè)由PS端通過(guò)AXI GPIO或時(shí)鐘發(fā)生器IP動(dòng)態(tài)開(kāi)啟的時(shí)鐘源。在PS未啟動(dòng)時(shí)這個(gè)時(shí)鐘可能不存在導(dǎo)致JTAG to AXI IP核完全無(wú)法工作。最佳實(shí)踐是為調(diào)試用途的JTAG to AXI IP核分配一個(gè)始終有效的時(shí)鐘源例如來(lái)自PS的FCLK_CLK0如果PS已配置為從外部晶振啟動(dòng)或一個(gè)獨(dú)立的PL端時(shí)鐘。復(fù)位ARESETn連接到系統(tǒng)的AXI復(fù)位信號(hào)。同樣需要確保復(fù)位邏輯正確。在調(diào)試初期建議先讓IP核處于非復(fù)位狀態(tài)。AXI Master接口M_AXI連接到你的AXI Interconnect的Master端口。你需要確保Interconnect的地址映射Address Map包含了你想訪問(wèn)的從設(shè)備地址空間。JTAG接口這部分是自動(dòng)連接的對(duì)應(yīng)FPGA芯片的JTAG引腳用戶無(wú)需手動(dòng)連接。注意在Zynq或Versal設(shè)計(jì)中通常存在多個(gè)AXI互聯(lián)網(wǎng)絡(luò)如PS到PL的GP接口PL內(nèi)的智能互聯(lián)。你需要仔細(xì)思考將JTAG to AXI的Master端口連接到哪個(gè)互聯(lián)上才能訪問(wèn)到目標(biāo)設(shè)備。連接到錯(cuò)誤的互聯(lián)就像把電話接到了另一個(gè)部門(mén)的交換機(jī)永遠(yuǎn)找不到你想找的人。4. 上板調(diào)試實(shí)戰(zhàn)從Vivado連接到排錯(cuò)指南IP核生成并集成到頂層設(shè)計(jì)經(jīng)過(guò)綜合、實(shí)現(xiàn)、生成比特流后就可以上板調(diào)試了。這部分是問(wèn)題的高發(fā)區(qū)也是官方文檔最需要補(bǔ)充實(shí)戰(zhàn)細(xì)節(jié)的地方。4.1 連接與基本操作流程硬件連接與上電通過(guò)JTAG電纜如Digilent USB-JTAG連接板卡和PC。給板卡上電。打開(kāi)Vivado Hardware Manager在Vivado中打開(kāi)Hardware Manager并“Open Target”自動(dòng)連接板卡。編程FPGA將生成的.bit文件編程到FPGA中。定位JTAG to AXI IP核在Hardware Manager的“Hardware”視圖中找到你的設(shè)備展開(kāi)后通?？梢钥吹揭粋€(gè)名為“AXI”或“Debug Hub”的節(jié)點(diǎn)其下會(huì)有你的JTAG to AXI IP核實(shí)例如jtag_axi_0。如果看不到請(qǐng)檢查第3步的時(shí)鐘和復(fù)位連接是否正確以及IP核是否被正確例化。進(jìn)行讀寫(xiě)操作讀操作右鍵點(diǎn)擊IP核實(shí)例選擇“Read Address...”在彈出的對(duì)話框中輸入32位的十六進(jìn)制地址如0x40000000點(diǎn)擊“OK”。讀回的數(shù)據(jù)會(huì)顯示在窗口中。寫(xiě)操作選擇“Write Address...”輸入地址和數(shù)據(jù)值點(diǎn)擊“OK”。4.2 常見(jiàn)問(wèn)題與深度排錯(cuò)鏈路當(dāng)你點(diǎn)擊“Read”后沒(méi)有返回?cái)?shù)據(jù)或者返回全0/全F甚至Vivado報(bào)錯(cuò)時(shí)不要慌張。按照以下鏈路系統(tǒng)性地排查問(wèn)題現(xiàn)象讀操作返回全零且無(wú)錯(cuò)誤提示。排查點(diǎn)1地址映射是否正確檢查確認(rèn)你輸入的地址確實(shí)在JTAG to AXI IP核所連接的AXI Interconnect的地址映射表中并且映射到了一個(gè)有效的從設(shè)備Slave上。方法在Vivado Block Design中雙擊AXI Interconnect IP查看“Address Editor”標(biāo)簽頁(yè)。找到你的JTAG to AXI Master如jtag_axi_0/M_AXI所在的路徑查看其Offset Address和Range。你的訪問(wèn)地址必須落在某個(gè)Slave的地址范圍內(nèi)。常見(jiàn)坑在Zynq設(shè)計(jì)中PS的DDR控制器地址如0x00100000通常只對(duì)PS端的Master如CPU可見(jiàn)。PL端的Master包括JTAG to AXI需要通過(guò)S_AXI_HP或S_AXI_ACP接口才能訪問(wèn)DDR。如果你試圖用JTAG to AXI直接讀0x00100000而它連接的是GP接口那么訪問(wèn)會(huì)失敗可能被靜默丟棄或返回默認(rèn)值。你需要確保JTAG to AXI連接到了能通往目標(biāo)地址的互聯(lián)路徑上。排查點(diǎn)2目標(biāo)從設(shè)備是否已“就緒”檢查AXI從設(shè)備需要在其ARREADY信號(hào)有效時(shí)才能接受讀地址。如果設(shè)備處于復(fù)位狀態(tài)、時(shí)鐘未開(kāi)啟、或內(nèi)部邏輯未初始化它可能不會(huì)拉高ARREADY。方法使用Vivado的ILA集成邏輯分析儀抓取AXI總線信號(hào)。添加ACLK、ARADDR、ARVALID、ARREADY、RVALID、RDATA等信號(hào)到ILA核。觸發(fā)一次讀操作觀察波形。如果看到ARVALID為高但ARREADY一直為低則說(shuō)明從設(shè)備未準(zhǔn)備好。你需要檢查從設(shè)備的復(fù)位和初始化邏輯。問(wèn)題現(xiàn)象讀操作超時(shí)Timeout或在Hardware Manager中報(bào)錯(cuò)。排查點(diǎn)1超時(shí)設(shè)置是否過(guò)短檢查回顧IP核配置中的“Read Timeout Value”。如果系統(tǒng)時(shí)鐘很慢或者從設(shè)備響應(yīng)延遲很大例如訪問(wèn)一個(gè)需要通過(guò)復(fù)雜仲裁或橋接的遠(yuǎn)端設(shè)備可能容易觸發(fā)超時(shí)。方法在IP核配置中增大超時(shí)值例如從0x1000改為0x10000重新生成比特流測(cè)試。排查點(diǎn)2AXI互聯(lián)路徑是否存在檢查AXI Interconnect可能因?yàn)槟承㏒lave未使能或地址沖突沒(méi)有為你的Master創(chuàng)建通路。方法在Vivado的Tcl Console中使用report_axi_interconnect命令或類似命令具體命令可能因版本而異查看互聯(lián)的拓?fù)浜蜖顟B(tài)。確保路徑是連通的。排查點(diǎn)3時(shí)鐘與復(fù)位是否正常檢查ACLK是否真的有時(shí)鐘ARESETn是否為高無(wú)效狀態(tài)這是最基本也最容易被忽略的一點(diǎn)。方法使用ILA抓取ACLK和ARESETn信號(hào)。確認(rèn)在調(diào)試期間時(shí)鐘是連續(xù)方波復(fù)位信號(hào)為高電平。問(wèn)題現(xiàn)象寫(xiě)操作似乎成功了無(wú)報(bào)錯(cuò)但讀取該地址發(fā)現(xiàn)值未改變。排查點(diǎn)1寫(xiě)地址是否可寫(xiě)檢查目標(biāo)地址可能是一個(gè)只讀寄存器RO。寫(xiě)入操作會(huì)被從設(shè)備忽略。方法查閱目標(biāo)從設(shè)備的數(shù)據(jù)手冊(cè)確認(rèn)寄存器的讀寫(xiě)屬性。排查點(diǎn)2AXI寫(xiě)響應(yīng)B通道是否成功檢查AXI寫(xiě)事務(wù)完成后從設(shè)備會(huì)通過(guò)B通道返回一個(gè)BRESP信號(hào)。BRESP[1:0]為2b00OKAY表示成功其他值如EXOKAY,SLVERR,DECERR表示異常。方法使用ILA抓取BVALID和BRESP信號(hào)。如果BRESP不是OKAY則寫(xiě)操作失敗。DECERR通常表示地址解碼錯(cuò)誤路徑不通SLVERR表示從設(shè)備內(nèi)部錯(cuò)誤。4.3 使用XSCT進(jìn)行命令行調(diào)試除了GUIXilinx Software Command-line Tool (XSCT) 提供了更強(qiáng)大和可腳本化的控制能力。這對(duì)于自動(dòng)化測(cè)試或復(fù)雜序列操作非常有用?；久钍纠? 連接到硬件服務(wù)器 connect -url TCP:localhost:3121 # 選擇目標(biāo) targets -set -nocase -filter {name ~ *Axi*Jtag*} # 過(guò)濾出JTAG to AXI目標(biāo) # 或直接通過(guò)索引選擇通常JTAG to AXI在第一個(gè)debug hub之后 targets 2 # 讀取地址0x40000000的值 mrd 0x40000000 # 向地址0x40000000寫(xiě)入值0xDEADBEEF mwr 0x40000000 0xDEADBEEF # 批量讀取一段地址 mrd -bin -file output.bin 0x40000000 1024 # 讀取1024字節(jié)到文件XSCT調(diào)試心得targets命令列出所有可用目標(biāo)JTAG to AXI通常被識(shí)別為一個(gè)“AXI”類型的目標(biāo)。你需要找到正確的索引。如果mrd命令卡住無(wú)響應(yīng)很可能就是遇到了上述的地址錯(cuò)誤、時(shí)鐘問(wèn)題或從設(shè)備未就緒的情況。XSCT的超時(shí)時(shí)間可能很長(zhǎng)?？梢詫⑦@些命令寫(xiě)入.tcl腳本方便重復(fù)執(zhí)行。5. 進(jìn)階應(yīng)用與性能考量當(dāng)你掌握了基本讀寫(xiě)后可以探索一些更高級(jí)的用法并理解其性能邊界。5.1 結(jié)合Debug Hub實(shí)現(xiàn)系統(tǒng)級(jí)觀測(cè)在Versal或更新的UltraScale設(shè)計(jì)中Xilinx推薦使用“Debug Hub”調(diào)試中心來(lái)統(tǒng)一管理多種調(diào)試IP包括JTAG to AXI、ILA、VIO等。JTAG to AXI可以作為Debug Hub的一個(gè)端口。這樣做的好處是通過(guò)單一的JTAG連接可以動(dòng)態(tài)配置和訪問(wèn)多個(gè)調(diào)試IP而不需要為每個(gè)IP單獨(dú)占用JTAG資源。在配置時(shí)你可能需要先添加“Debug Hub” IP然后將“JTAG to AXI” IP的“JTAG”接口連接到Debug Hub的“jtag”端口同時(shí)將Debug Hub的“sys_clk”等接口連接到系統(tǒng)。這種方式結(jié)構(gòu)更清晰也是未來(lái)調(diào)試架構(gòu)的方向。5.2 性能瓶頸分析與優(yōu)化JTAG to AXI IP核的性能受限于多個(gè)環(huán)節(jié)無(wú)法用于高速數(shù)據(jù)傳輸JTAG鏈路速度這是最主要的瓶頸。標(biāo)準(zhǔn)JTAG時(shí)鐘TCK頻率通常在10-30MHz而且協(xié)議本身開(kāi)銷很大。每個(gè)比特的傳輸都需要多個(gè)TCK周期。協(xié)議開(kāi)銷每一次AXI事務(wù)都需要通過(guò)JTAG協(xié)議進(jìn)行“打包”和“解包”包括發(fā)送命令、地址、數(shù)據(jù)寫(xiě)操作以及接收響應(yīng)和數(shù)據(jù)讀操作。這個(gè)序列很長(zhǎng)。AXI4-Lite協(xié)議不支持突發(fā)傳輸每次只能傳輸一個(gè)數(shù)據(jù)字。實(shí)測(cè)估算完成一次32位數(shù)據(jù)的讀寫(xiě)操作通常需要上千個(gè)TCK周期。即使TCK為30MHz單次操作也需要幾十微秒吞吐量只有KB/s級(jí)別。因此絕對(duì)不要嘗試用JTAG to AXI來(lái)傳輸大量數(shù)據(jù)它的定位就是低速的寄存器訪問(wèn)和調(diào)試。如果確實(shí)需要通過(guò)JTAG進(jìn)行相對(duì)高速的數(shù)據(jù)傳輸可以考慮使用“AXI Memory Mapped to PCI Express” IP的調(diào)試模式或者使用基于MicroBlaze軟核的調(diào)試方案但這些方案復(fù)雜得多。5.3 資源消耗評(píng)估JTAG to AXI IP核消耗的FPGA資源很少主要是LUT、FF和少量BRAM用于內(nèi)部緩沖。在UltraScale器件上一個(gè)基本配置的IP核大約消耗200-400個(gè)LUT和FF。對(duì)于現(xiàn)代FPGA來(lái)說(shuō)這幾乎可以忽略不計(jì)。因此在設(shè)計(jì)中預(yù)留一個(gè)JTAG to AXI接口用于調(diào)試是一個(gè)成本極低但收益很高的做法。6. 設(shè)計(jì)實(shí)例在Zynq MPSoC中調(diào)試自定義AXI-Lite外設(shè)讓我們通過(guò)一個(gè)完整的、簡(jiǎn)化的實(shí)例將上述所有知識(shí)點(diǎn)串聯(lián)起來(lái)。假設(shè)我們?cè)赯ynq UltraScale MPSoC的PL部分設(shè)計(jì)了一個(gè)自定義的AXI-Lite從設(shè)備my_ip_v1_0它有一個(gè)32位的控制寄存器地址偏移0x00和一個(gè)32位的狀態(tài)寄存器地址偏移0x04。該設(shè)備通過(guò)一個(gè)AXI SmartConnect連接到PS的M_AXI_HPM0_FPD接口這是一個(gè)高性能Master到PL的接口。目標(biāo)在PS運(yùn)行Linux之前通過(guò)JTAG to AXI驗(yàn)證my_ip的硬件功能。步驟系統(tǒng)設(shè)計(jì)在Vivado Block Design中創(chuàng)建Zynq MPSoC IP使能M_AXI_HPM0_FPD接口。添加AXI SmartConnect IP將S00_AXI端口連接到Zynq的M_AXI_HPM0_FPD。添加你的自定義IPmy_ip_v1_0將其s00_axi端口連接到SmartConnect的M00_AXI端口。添加JTAG to AXI IP。關(guān)鍵配置AXI Data Width32AXI Addr Width32Master AXI Clock Frequency100假設(shè)我們給PL的時(shí)鐘是100MHz使能Read Timeout并設(shè)置為0x2000。將JTAG to AXI的M_AXI端口也連接到同一個(gè)SmartConnect的S01_AXI端口。這樣JTAG to AXI和PS的HPM0接口都成為了該SmartConnect的Master都可以訪問(wèn)my_ip。時(shí)鐘連接為整個(gè)PL部分包括SmartConnect,my_ip, JTAG to AXI提供一個(gè)100MHz的時(shí)鐘例如來(lái)自PS的pl_clk0。將此時(shí)鐘連接到所有IP的ACLK。特別注意確保這個(gè)時(shí)鐘在JTAG調(diào)試時(shí)是活躍的。最簡(jiǎn)單的方法是配置PS的pl_clk0為固定頻率輸出不依賴軟件啟動(dòng)。復(fù)位連接使用Processor System Reset IP生成同步復(fù)位連接到各IP的ARESETn。地址分配在Address Editor中為my_ip分配一個(gè)基地址例如0xA000_0000范圍64K。確認(rèn)JTAG to AXI (S01_AXI) 的地址映射也包含了0xA000_0000 ~ 0xA000_FFFF這個(gè)范圍。生成與上板創(chuàng)建頂層HDL包裝器生成比特流。連接板卡上電用Hardware Manager編程。調(diào)試操作在Hardware Manager中找到j(luò)tag_axi_0。寫(xiě)操作向控制寄存器0xA000_0000寫(xiě)入值0x00000001假設(shè)bit0是使能位。讀操作讀取狀態(tài)寄存器0xA000_0004。根據(jù)你的my_ip設(shè)計(jì)寫(xiě)入控制寄存器后狀態(tài)寄存器可能會(huì)發(fā)生變化。通過(guò)讀取的值可以驗(yàn)證IP內(nèi)部邏輯是否按預(yù)期工作。排錯(cuò)如果讀寫(xiě)失敗按照第4.2節(jié)的排查鏈路進(jìn)行。一個(gè)典型場(chǎng)景讀狀態(tài)寄存器返回全零。用ILA抓取my_ip的s00_axi接口信號(hào)。發(fā)起讀操作后觀察ARADDR是否正確應(yīng)為0xA000_0004ARVALID和ARREADY是否握手成功RVALID是否拉高以及RDATA上的值。如果ARREADY始終為低檢查my_ip的AXI接口邏輯確保在非復(fù)位狀態(tài)下ARREADY默認(rèn)應(yīng)為高對(duì)于簡(jiǎn)單外設(shè)常見(jiàn)做法或者其拉高條件是否滿足。通過(guò)這個(gè)實(shí)例你將JTAG to AXI無(wú)縫集成到了你的設(shè)計(jì)流程中它不再是孤立的調(diào)試工具而是硬件驗(yàn)證環(huán)節(jié)的一個(gè)強(qiáng)大延伸。這份基于PG174文檔但遠(yuǎn)超其內(nèi)容的整理核心就是希望將分散的知識(shí)點(diǎn)結(jié)合真實(shí)工程中的決策邏輯和排錯(cuò)經(jīng)驗(yàn)整合成一條清晰的路徑。下次當(dāng)你需要窺探或操控AXI總線時(shí)希望這份指南能讓你少走彎路直擊要害。