簡(jiǎn)介這份 docx 文檔是數(shù)字電子技術(shù)實(shí)驗(yàn)課程的集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告面向電子信息、通信、自動(dòng)化等專業(yè)的本科生與實(shí)驗(yàn)初學(xué)者幫助讀者理解中規(guī)模計(jì)數(shù)器的工作原理、引腳配置與實(shí)驗(yàn)驗(yàn)證方法。壓縮包共 1 個(gè) docx 文件約 98KB內(nèi)容涵蓋實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)設(shè)備、實(shí)驗(yàn)原理、實(shí)驗(yàn)原理圖及實(shí)驗(yàn)結(jié)果等完整環(huán)節(jié)便于直接參照撰寫或復(fù)盤自己的實(shí)驗(yàn)報(bào)告。文檔圍繞 74LS90 這款二-五-十進(jìn)制異步計(jì)數(shù)器展開講清了二進(jìn)制、五進(jìn)制與十進(jìn)制計(jì)數(shù)器的分類依據(jù)同步與異步、加法與可逆計(jì)數(shù)器的區(qū)別以及 Ro 異步清零端、So 異步置九端、CP1 與 CP2 兩個(gè)時(shí)鐘輸入端和 Q0 至 Q3 計(jì)數(shù)輸出端的功能與接法并給出 8421 碼與 5421 碼兩種輸出配置的差異。實(shí)驗(yàn)部分記錄了用函數(shù)信號(hào)發(fā)生器產(chǎn)生 5V、3Hz、偏移 2.5V 方波作為計(jì)數(shù)脈沖最終在解碼器上依次顯示 0 至 9 的驗(yàn)證過程。目前已有 2549 人學(xué)習(xí)適合對(duì)照接線、核對(duì)結(jié)果并鞏固中規(guī)模集成電路的使用思路。1. 從一份集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告說起數(shù)電實(shí)驗(yàn)里最容易翻車的為什么是計(jì)數(shù)器的級(jí)聯(lián)數(shù)電實(shí)驗(yàn)課上組合邏輯電路的報(bào)告通常一次就過真正卡人的是時(shí)序電路那一批尤其是集成計(jì)數(shù)器。一份集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告.docx被打回多半不是原理寫錯(cuò)而是波形、數(shù)據(jù)表和結(jié)論三樣對(duì)不上接線用的是 74LS161報(bào)告里卻按 74LS160 的十進(jìn)制進(jìn)位去描述清零端畫成異步芯片其實(shí)是同步清零級(jí)聯(lián)兩片時(shí)把 RCO 直接懟到下一片的 CLK 上計(jì)數(shù)器就開始跳變。問題出在集成計(jì)數(shù)器的行為藏在真值表和時(shí)序圖里不在電路符號(hào)上。74LS160 和 74LS163 的引腳排布幾乎一樣清零方式卻差一個(gè)時(shí)鐘沿CD4017 長(zhǎng)得像計(jì)數(shù)器實(shí)際是脈沖分配器。這篇把選型判據(jù)、仿真驗(yàn)證、數(shù)據(jù)整理和報(bào)告文檔生成串成一條鏈讓每一次實(shí)驗(yàn)的波形和數(shù)據(jù)都能對(duì)得上芯片手冊(cè)。適合正在上數(shù)電實(shí)驗(yàn)、需要交報(bào)告的人也適合面試前想快速回憶 74LS163 與 CD4017 差別的人。2. 集成計(jì)數(shù)器選型74LS160/161/163 與 CD4017 的差別以及實(shí)驗(yàn)前的準(zhǔn)備清單選型錯(cuò)一步后面波形全廢。集成計(jì)數(shù)器分成幾個(gè)家族TTL 的 74LS160/161/162/163 是四位同步計(jì)數(shù)器74LS192 是同步可逆計(jì)數(shù)器CMOS 的 CD4017 是十進(jìn)制計(jì)數(shù)/脈沖分配器。它們的功能腳名字高度相似——CLR、LOAD、ENP、ENT、RCO——但有效電平、有效時(shí)刻完全不同。實(shí)驗(yàn)報(bào)告里最該寫清楚的恰好就是這幾點(diǎn)。2.1 同步與異步清零/置數(shù)一句話判據(jù)與三個(gè)必查引腳異步清零的意思是清零信號(hào)一有效輸出立刻變 0不用等時(shí)鐘沿。同步清零的意思是清零信號(hào)有效后必須等到下一個(gè)有效時(shí)鐘沿輸出才歸零。判斷方法很直接——翻數(shù)據(jù)手冊(cè)的功能表看 CLR 那一行有沒有畫時(shí)鐘符號(hào)或者看輸出變化的條件里是否綁定了時(shí)鐘。74LS160/161 是異步清零加同步置數(shù)74LS162/163 是同步清零加同步置數(shù)74LS192 的清零和置數(shù)都是異步的。這四片在實(shí)驗(yàn)箱上經(jīng)常并排插著只看型號(hào)不看手冊(cè)接線必然出問題。必查的三個(gè)引腳是 CLR、LOAD、RCO。CLR 低有效還是高有效、LOAD 低有效還是高有效、RCO 是在計(jì)數(shù)值到頂時(shí)有效還是要配合 ENT 才有效這三條決定了你的級(jí)聯(lián)線能不能接對(duì)。提示RCO 不是無條件輸出的。74LS160/161/163 的 RCO 需要 ENT 為高電平、且計(jì)數(shù)值處在滿量程時(shí)才拉高級(jí)聯(lián)時(shí)上一片的 ENT 和 RCO 都要參與否則低位片進(jìn)位會(huì)丟。2.2 十進(jìn)制、二進(jìn)制與可逆計(jì)數(shù)器的適用場(chǎng)景不同型號(hào)不是隨便挑的實(shí)驗(yàn)題目給的目標(biāo)模值決定了選擇范圍。型號(hào)計(jì)數(shù)進(jìn)制清零方式置數(shù)方式典型用途74LS160十進(jìn)制0-9異步同步秒計(jì)數(shù)、8421BCD 輸出74LS161十六進(jìn)制0-15異步同步分頻、地址計(jì)數(shù)74LS162十進(jìn)制0-9同步同步需要無毛刺清零的場(chǎng)合74LS163十六進(jìn)制0-15同步同步任意模值計(jì)數(shù)器改裝74LS192十進(jìn)制可逆異步異步加減計(jì)數(shù)、倒計(jì)時(shí)CD4017十進(jìn)制分配異步MR 高有效無流水燈、時(shí)序分配如果實(shí)驗(yàn)要求輸出直接驅(qū)動(dòng)數(shù)碼管顯示十進(jìn)制74LS160 或 74LS162 更省事如果要做模 N 的任意進(jìn)制計(jì)數(shù)器74LS163 因?yàn)橥角辶?、同步置?shù)改裝起來狀態(tài)最干凈不會(huì)像異步清零那樣出現(xiàn)一個(gè)極短的雜散狀態(tài)。2.3 實(shí)驗(yàn)前必做的三件事引腳表、邏輯電平、電源上電之前先畫一張自己的引腳功能表把每個(gè)腳的名字、方向、有效電平寫上去。DIP-16 封裝里 VCC 在 16 腳、GND 在 8 腳這是 74 系列小規(guī)模芯片的通用約定接反了芯片基本就廢了。邏輯電平要記清楚。TTL 輸入低電平上限是 0.8V高電平下限是 2.0V輸出低電平不超過 0.4V高電平不低于 2.4V。CMOS 的 CD4017 工作電壓范圍寬但在 5V 供電下與 TTL 電平兼容直接對(duì)接沒問題。懸空的輸入腳在實(shí)驗(yàn)箱上會(huì)被噪聲拉來拉去ENP、ENT、CLR、LOAD 這些腳一個(gè)都不能空不用的必須拉到確定電平。電源方面5V 供電的偏差控制在 ±5% 以內(nèi)實(shí)驗(yàn)箱和仿真環(huán)境的默認(rèn)值都是 5V報(bào)告里寫實(shí)測(cè)電壓時(shí)順手量一下比抄標(biāo)稱值可信。2.4 用 Verilog 把 74LS163 的行為寫成可仿真模型在動(dòng)手接線之前先寫一遍行為模型把手冊(cè)里的時(shí)序關(guān)系固化下來后面仿真波形就是接線對(duì)錯(cuò)的參照。module ttl163 ( input wire clk, input wire clr_n, // 同步清零低有效 input wire load_n, // 同步置數(shù)低有效 input wire [3:0] d, // 置數(shù)輸入 input wire enp, // 計(jì)數(shù)使能 P input wire ent, // 計(jì)數(shù)使能 T同時(shí)控制 RCO output reg [3:0] q, // 計(jì)數(shù)輸出 QA~QD output wire rco // 進(jìn)位輸出 ); // 同步邏輯清零、置數(shù)、計(jì)數(shù)都在同一時(shí)鐘沿判斷 always (posedge clk) begin if (!clr_n) q 4h0; // 同步清零 else if (!load_n) q d; // 同步置數(shù) else if (enp ent) q q 1b1; // 兩使能同時(shí)有效才計(jì)數(shù) end // RCO 只在 ENT 有效且計(jì)數(shù)到滿量程時(shí)拉高 assign rco ent (q 4hF); endmodule這段代碼里最容易寫錯(cuò)的是rco的條件。很多人只寫q 4hF結(jié)果 ENT 拉低時(shí) RCO 還在輸出高電平級(jí)聯(lián)時(shí)就多進(jìn)了一位。另一個(gè)是清零判斷放在always塊內(nèi)的if里而不是寫在敏感列表里這正好對(duì)應(yīng)同步這兩個(gè)字——異步清零要寫成always (posedge clk or negedge clr_n)。參數(shù)上enp和ent的差別只在 RCO 上計(jì)數(shù)時(shí)兩者都要為高做保持功能時(shí)把它們拉低即可不用額外清除計(jì)數(shù)值。3. 用仿真跑通集成計(jì)數(shù)器實(shí)驗(yàn)testbench、波形觀測(cè)與數(shù)據(jù)導(dǎo)出模型有了接著搭測(cè)試平臺(tái)。仿真跑通的意義在于你可以在不碰實(shí)驗(yàn)箱的情況下先把清零、置數(shù)、級(jí)聯(lián)這些時(shí)序關(guān)系驗(yàn)證一遍報(bào)告里的波形圖也就有了干凈的來源。3.1 最小 testbench時(shí)鐘、同步清零與同步置數(shù)的激勵(lì)順序激勵(lì)順序要體現(xiàn)同步和異步的區(qū)別否則波形上沒有區(qū)分度。timescale 1ns/1ps module tb_ttl163; reg clk 0; reg clr_n 1; reg load_n 1; reg [3:0] d 4h0; reg enp 1; reg ent 1; wire [3:0] q; wire rco; ttl163 u_dut ( .clk(clk), .clr_n(clr_n), .load_n(load_n), .d(d), .enp(enp), .ent(ent), .q(q), .rco(rco) ); always #10 clk ~clk; // 20ns 周期即 50MHz initial begin $dumpfile(tb_ttl163.vcd); $dumpvars(0, tb_ttl163); // 階段一同步清零清零信號(hào)跨過時(shí)鐘沿才生效 clr_n 0; #25; // 故意不是 20 的整數(shù)倍觀察同步效果 clr_n 1; #200; // 階段二同步置數(shù)裝入 5 load_n 0; d 4h5; #20; // 保持到下一個(gè)時(shí)鐘沿 load_n 1; #200; // 階段三計(jì)到滿量程觀察 RCO #200; $finish; end endmodule#25這個(gè)非整數(shù)倍延時(shí)是故意留的。同步清零只在時(shí)鐘上升沿采樣clr_n所以清零信號(hào)什么時(shí)候來不重要重要的是它有沒有覆蓋住一個(gè)上升沿。如果換成異步清零的 74LS161 模型clr_n一拉低輸出立刻歸零波形上能明顯看出差別這正是報(bào)告里值得寫的一段對(duì)比。$dumpvars把波形寫進(jìn) VCD 文件用 GTKWave 或者仿真器自帶的波形窗口都能打開。想看rco和q的相位關(guān)系把兩者放在同一組里觸發(fā)點(diǎn)設(shè)在q從 F 跳 0 的那一幀。3.2 關(guān)鍵波形觀測(cè)點(diǎn)進(jìn)位鏈、置數(shù)時(shí)刻與異步清零毛刺波形不是截下來就行得知道看哪里。級(jí)聯(lián)實(shí)驗(yàn)中重點(diǎn)盯三個(gè)位置。第一是低位片的 RCO 到高位片的 ENT/ENP 是否在同一時(shí)鐘沿被采樣。由于 RCO 是組合輸出它會(huì)隨計(jì)數(shù)值變化如果直接拿它當(dāng)時(shí)鐘用高位片會(huì)在低位片進(jìn)位的瞬間被觸發(fā)這是典型的異步級(jí)聯(lián)錯(cuò)誤做法。第二是置數(shù)時(shí)刻。同步置數(shù)要求 LOAD 有效時(shí)正好壓住一個(gè)時(shí)鐘沿波形上表現(xiàn)為load_n拉低期間有一個(gè)上升沿q在沿后變成d的值。如果load_n只持續(xù)了半個(gè)周期這次置數(shù)會(huì)被漏掉。第三是清零毛刺。異步清零的芯片在做模值改裝時(shí)計(jì)數(shù)值會(huì)閃過一個(gè)極短的雜散狀態(tài)波形放大后能看到一個(gè)寬度只有幾納秒的臺(tái)階。報(bào)告里把這處毛刺標(biāo)出來比寫一句工作正常有信息量得多。3.3 把仿真數(shù)據(jù)導(dǎo)成實(shí)驗(yàn)報(bào)告里的數(shù)據(jù)表仿真跑完手工從波形上抄數(shù)容易出錯(cuò)讓 testbench 直接輸出 CSV 更省事。integer fd; initial fd $fopen(counter_trace.csv, w); initial $fwrite(fd, time_ns,clk,clr_n,load_n,q_hex,q_dec,rco\n); always (posedge clk) begin $fwrite(fd, %0t,%b,%b,%b,%h,%0d,%b\n, $time, clk, clr_n, load_n, q, q, rco); end$time取的是當(dāng)前仿真時(shí)間%h輸出十六進(jìn)制、%0d輸出十進(jìn)制注意q在 Verilog 里是 4 位向量十進(jìn)制格式會(huì)按無符號(hào)解釋正好對(duì)應(yīng)計(jì)數(shù)值。導(dǎo)出的 CSV 可以直接用表格軟件打開也可以作為附錄貼進(jìn)報(bào)告。時(shí)鐘序號(hào)狀態(tài) QA-QD十進(jìn)制值RCO說明1000000同步清零后2000110正常計(jì)數(shù)3001020正常計(jì)數(shù)...............171111151滿量程RCO 拉高18000000回卷并產(chǎn)生進(jìn)位這張表就是報(bào)告實(shí)驗(yàn)數(shù)據(jù)欄目的主體配合波形圖數(shù)據(jù)和圖形互相印證審閱的人一眼能看出你真的跑過仿真而不是編的。4. 集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告怎么寫用 python-docx 生成參數(shù)表與波形占位到了一步實(shí)驗(yàn)做完了報(bào)告得交。與其每次都手動(dòng)調(diào)整表格列寬和標(biāo)題字號(hào)不如把固定欄目做成模板數(shù)據(jù)從 CSV 讀進(jìn)來直接落進(jìn) docx。4.1 報(bào)告骨架從實(shí)驗(yàn)?zāi)康牡浇Y(jié)論的固定欄目一份集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告欄目基本是固定的區(qū)別只在內(nèi)容量。把結(jié)構(gòu)定死每次填空就行。欄目?jī)?nèi)容要求常見扣分點(diǎn)實(shí)驗(yàn)?zāi)康膶懨黩?yàn)證哪款芯片的哪種功能照抄指導(dǎo)書實(shí)驗(yàn)器材型號(hào)、數(shù)量、實(shí)驗(yàn)箱編號(hào)漏寫芯片型號(hào)原理說明真值表加時(shí)序圖標(biāo)注同步/異步時(shí)序圖不標(biāo)時(shí)鐘沿實(shí)驗(yàn)電路接線圖標(biāo)注引腳號(hào)只畫方塊圖不標(biāo)管腳實(shí)驗(yàn)數(shù)據(jù)狀態(tài)轉(zhuǎn)移表加實(shí)測(cè)波形數(shù)據(jù)與波形對(duì)不上誤差分析毛刺、懸空腳、競(jìng)爭(zhēng)冒險(xiǎn)只寫誤差在允許范圍結(jié)論與仿真或理論值對(duì)比與數(shù)據(jù)無關(guān)的空話4.2 用 python-docx 自動(dòng)填參數(shù)表和真值表先裝依賴再跑腳本把前面導(dǎo)出的 CSV 讀進(jìn)表格。from docx import Document from docx.shared import Pt import csv doc Document() # 一級(jí)標(biāo)題 h doc.add_heading(集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告, level0) doc.add_heading(一、實(shí)驗(yàn)參數(shù), level1) # 芯片參數(shù)表型號(hào) / 進(jìn)制 / 清零方式 / 置數(shù)方式 params [ (芯片型號(hào), 74LS163), (計(jì)數(shù)進(jìn)制, 十六進(jìn)制0-15), (清零方式, 同步低電平有效), (置數(shù)方式, 同步低電平有效), (工作電壓, 5V), ] t doc.add_table(rows1, cols2) t.style Table Grid t.rows[0].cells[0].text 參數(shù)項(xiàng) t.rows[0].cells[1].text 取值 for k, v in params: row t.add_row().cells row[0].text k row[1].text v doc.add_heading(二、實(shí)測(cè)數(shù)據(jù), level1) # 從仿真導(dǎo)出的 CSV 里取前若干行落表 with open(counter_trace.csv) as f: reader csv.DictReader(f) rows [r for r in reader if int(r[time_ns]) % 20 0][:20] t2 doc.add_table(rows1, cols4) t2.style Table Grid for i, name in enumerate([時(shí)間/ns, QA-QD, 十進(jìn)制, RCO]): t2.rows[0].cells[i].text name for r in rows: cells t2.add_row().cells cells[0].text r[time_ns] cells[1].text r[q_hex] cells[2].text r[q_dec] cells[3].text r[rco] # 波形圖占位截圖文件補(bǔ)齊后手動(dòng)替換 doc.add_heading(三、波形記錄, level1) doc.add_paragraph(圖 1 同步清零與置數(shù)波形GTKWave 截圖) doc.add_paragraph(圖 2 滿量程進(jìn)位波形) doc.save(集成計(jì)數(shù)器實(shí)驗(yàn)報(bào)告.docx)add_heading的level0生成的是文檔標(biāo)題樣式level1是一級(jí)標(biāo)題層級(jí)和 Word 導(dǎo)航窗格直接對(duì)應(yīng)。Table Grid是內(nèi)置樣式名套上之后表格自動(dòng)帶邊框不用手動(dòng)描線。那個(gè)% 20 0的篩選是為了只保留時(shí)鐘沿上的采樣點(diǎn)避免把組合毛刺也寫進(jìn)表格讓數(shù)據(jù)變得難看。csv.DictReader依賴第一行的列名所以 testbench 里$fwrite輸出的表頭必須和腳本里取的鍵名完全一致time_ns、q_hex、q_dec、rco一個(gè)字都不能差。4.3 波形截圖規(guī)范與誤差分析的寫法截圖要能自證。坐標(biāo)軸上的時(shí)間刻度必須清晰至少標(biāo)出時(shí)鐘周期觸發(fā)點(diǎn)對(duì)齊到狀態(tài)跳變的那一幀每張圖下面寫一句圖注說明這張圖想證明什么比如圖 2 中 RCO 在 Q1111 時(shí)拉高下一時(shí)鐘沿計(jì)數(shù)回卷并保持一個(gè)周期。誤差分析不要寫成免責(zé)聲明。異步清零產(chǎn)生的窄脈沖、級(jí)聯(lián)時(shí)進(jìn)位延遲導(dǎo)致的競(jìng)爭(zhēng)冒險(xiǎn)、輸入懸空造成的狀態(tài)漂移這三類是計(jì)數(shù)器實(shí)驗(yàn)里真實(shí)會(huì)遇到的。寫清楚現(xiàn)象、成因和你怎么規(guī)避的比如在 LOAD 端加了一個(gè)對(duì)地的下拉電阻或者把異步改裝改成了同步置數(shù)方案。5. 從 N 進(jìn)制改裝到面試追問集成計(jì)數(shù)器的進(jìn)階技巧與驗(yàn)證方法實(shí)驗(yàn)做完真正拉開差距的是改裝和驗(yàn)證。題目給的往往是用 74LS163 實(shí)現(xiàn)模 12 計(jì)數(shù)器這類要求而手里的芯片只有 4 位二進(jìn)制怎么把模值湊出來靠的是反饋清零和反饋置數(shù)兩種接法。5.1 反饋清零與反饋置數(shù)的模值計(jì)算反饋清零的思路是讓計(jì)數(shù)器數(shù)到某個(gè)值就立即歸零。用同步清零的 74LS163 做模 N 計(jì)數(shù)器因?yàn)榍辶阈枰粋€(gè)時(shí)鐘沿才生效所以反饋信號(hào)要取計(jì)數(shù)值 N-1。比如模 12取 QDQCQBQA 1011即 11用與非門接到 CLR。異步清零的 74LS161 就不一樣。清零是即時(shí)的反饋信號(hào)要取 N也就是模 12 時(shí)取 1100計(jì)數(shù)到 12 的瞬間被強(qiáng)行拉回 0狀態(tài) 12 只在輸出上閃現(xiàn)一個(gè)極窄脈沖。這就是前面說的毛刺來源。反饋置數(shù)的做法是讓計(jì)數(shù)器跑到滿量程后跳到某個(gè)起點(diǎn)。用 74LS163 實(shí)現(xiàn)模 N置數(shù)輸入 D 取 2? ? N在 RCO 有效時(shí)把 LOAD 拉低下一個(gè)時(shí)鐘沿裝入 D計(jì)數(shù)區(qū)間變成 D 到 15正好 N 個(gè)狀態(tài)。模 12 時(shí) D 16 ? 12 4即 0100。方案適用芯片反饋取樣值輸出毛刺狀態(tài)區(qū)間反饋清零74LS163N?1無0 ~ N?1反饋清零74LS161/160N有窄脈沖0 ~ N 閃現(xiàn)后歸零反饋置數(shù)74LS163/161RCO 觸發(fā)無2??N ~ 155.2 自啟動(dòng)驗(yàn)證與常見誤用改裝完的計(jì)數(shù)器未必自啟動(dòng)這是一個(gè)面試高頻追問如果由于上電瞬間的隨機(jī)狀態(tài)落到了主循環(huán)之外計(jì)數(shù)器會(huì)不會(huì)卡死。驗(yàn)證的方法是遍歷所有 2? 16 個(gè)初值各跑十幾個(gè)時(shí)鐘看是否都回到主循環(huán)。// 自啟動(dòng)驗(yàn)證枚舉初值統(tǒng)計(jì)每個(gè)初值能到達(dá)的狀態(tài)集合 initial begin for (int i 0; i 16; i i 1) begin u_dut.q i; // 強(qiáng)制初值需先取消 always 塊里的復(fù)位 #400; $display(初值 %0d 已遍歷請(qǐng)檢查波形是否落入主循環(huán), i); end end這段需要在仿真層級(jí)用force或者直接把q設(shè)為可寫端口實(shí)際跑的時(shí)候把每個(gè)初值對(duì)應(yīng)的狀態(tài)軌跡記下來畫成狀態(tài)圖。如果發(fā)現(xiàn)有狀態(tài)繞不回來說明反饋邏輯存在死循環(huán)得換接法。常見的誤用還有兩個(gè)一是把 RCO 直接當(dāng)下一片的時(shí)鐘用形成異步級(jí)聯(lián)進(jìn)位延遲會(huì)隨片數(shù)累積二是忽略 ENT 和 ENP 的區(qū)別做級(jí)聯(lián)時(shí)只接了其中一根結(jié)果低位片進(jìn)位傳不上去。面試被問到 74LS163 和 74LS160 的差別答一個(gè)二進(jìn)制一個(gè)十進(jìn)制只是表層真正到位的是把異步清零與同步清零在改裝時(shí)帶來的毛刺差異一并說出來再補(bǔ)一句所以我做模值改裝優(yōu)先選同步清零的型號(hào)反饋取樣取 N?1。本文還有配套的精品資源點(diǎn)擊獲取