簡介這份文檔面向集成電路設計、模擬電路與芯片可靠性方向的工程師及學生系統(tǒng)梳理ESD防護從原理到器件、電路與工藝的完整知識鏈條幫助讀者建立應對靜電放電失效的分析框架。壓縮包內(nèi)為1個docx文件約10.51MB內(nèi)容以圖文筆記形式組織便于按主題檢索與反復查閱。文檔從ESD危害與防護機制切入講解PN結(jié)雪崩擊穿與齊納擊穿、熱擊穿的可逆性差異以及串聯(lián)高阻限流、Pad旁放置與多級保護等布局思路隨后對比HBM、MM、CDM、FIM四類測試模型給出MIL-STD-883C的100pF/1.5kΩ等效參數(shù)與Class-1至Class-3分級并重點剖析CDM自發(fā)性、由內(nèi)到外放電及封裝與裸片電荷存儲差異帶來的防護難點。器件層面還詳解TVS二極管的工作機理與VRWM、IR、動態(tài)電阻等關鍵參數(shù)。目前已有996人學習適合作為ESD入門到進階的案頭參考。1. 一顆芯片的“死法”里ESD 是最冤的那種實驗室里經(jīng)常出現(xiàn)這樣的場景一批芯片在功能測試臺上全部通過封裝打線也挑不出毛病結(jié)果送到產(chǎn)線做插件、貼片、甚至只是工程師拿在手里多摸了兩下回來再測就有一批漏電超標。查來查去最后往往落到同一個詞上——ESD。它不挑場合不需要你接錯電源也不需要軟件跑飛一次幾百伏的人體放電就足以把柵氧擊穿而這個過程在示波器上可能只有幾納秒。集成電路里的 ESD 防護本質(zhì)上是給芯片內(nèi)部電路修一條“泄洪通道”正常工作時它必須隱身不影響信號和電源一旦有高壓脈沖打進來它要搶在核心電路被擊穿之前導通把電流引到地或電源軌上。這條通道由器件、電路和工藝三層共同決定缺一層都做不牢。這篇筆記面向剛接觸版圖與可靠性驗證的工程師也適合做了幾年數(shù)字設計、突然要接手 IO 和電源域防護的人把 ESD 從原理到器件、電路、工藝這條鏈路一次講透。2. ESD 原理與器件選型從 HBM 模型到 GGNMOS、GCNMOS 的取舍2.1 三種放電模型決定了防護窗口的邊界做 ESD 設計第一步不是畫器件而是先搞清楚要防的是什么波形。行業(yè)里最常被引用的三個模型是 HBM人體模型、MM機器模型和 CDM器件充電模型。HBM 模擬人手指帶電接觸芯片典型上升時間在納秒量級峰值電流由 100pF 電容和 1.5kΩ 電阻決定MM 電容更大、電阻更小峰值電流更陡CDM 則是芯片自身在滑動、傳送過程中積累電荷然后通過某個引腳對地瞬間放電上升時間可以短到幾百皮秒。這三個模型直接決定了防護器件的開啟速度和承受能力。HBM 考驗的是器件能不能在幾十納秒內(nèi)把電流泄掉CDM 考驗的是觸發(fā)速度夠不夠快、版圖寄生是不是足夠小。很多新手只盯著 HBM 的 2kV、4kV 等級忽略了 CDM結(jié)果芯片在自動化產(chǎn)線上批量失效回頭查才發(fā)現(xiàn)是 CDM 沒過。提示選防護器件前先確認產(chǎn)品要過的 ESD 等級和測試模型HBM 與 CDM 對器件結(jié)構的要求并不完全一致。2.2 GGNMOS 與 GCNMOS 的觸發(fā)機制差異在 CMOS 工藝里最常用的片上 ESD 器件是 GGNMOSGate-Grounded NMOS也就是柵極接地的 NMOS。它的漏極接 IO 焊盤源極和襯底接地柵極通過電阻接地。正常工作時它關斷漏極和襯底之間的反偏 PN 結(jié)承受電壓當 ESD 脈沖到來漏襯結(jié)發(fā)生雪崩擊穿產(chǎn)生的空穴流入襯底在襯底電阻上產(chǎn)生壓降把源襯結(jié)正偏寄生 NPN 管導通電流從漏極經(jīng) NPN 泄放到地。GCNMOSGate-Coupled NMOS則是在柵極和地之間加了一個電容和電阻利用 ESD 脈沖的快速上升沿通過電容耦合把柵極電壓瞬間抬高讓溝道先導通從而更早觸發(fā)寄生 NPN。它的觸發(fā)電壓比 GGNMOS 低響應更快但代價是正常工作時柵極可能被噪聲耦合存在誤開啟風險。器件類型觸發(fā)方式觸發(fā)電壓優(yōu)點風險GGNMOS漏襯雪崩擊穿較高結(jié)構簡單、魯棒觸發(fā)慢易受工藝波動GCNMOS柵極電容耦合較低觸發(fā)快、窗口寬噪聲敏感需防誤觸發(fā)SCR寄生可控硅最低單位面積泄放能力最強閂鎖風險工藝控制難2.3 用最小仿真腳本看 GGNMOS 的觸發(fā)點在正式流片前可以用 TCAD 或簡化的 SPICE 模型先掃一遍觸發(fā)特性。下面這段 Python 用一條簡化的 I-V 曲線擬合來估算觸發(fā)電壓和維持電壓幫助理解參數(shù)變化趨勢。import numpy as np # 簡化 GGNMOS 的 I-V 特性Vt1 觸發(fā)電壓Vh 維持電壓Ron 導通電阻 def ggnmos_iv(v, vt17.5, vh3.2, ron1.5): # 觸發(fā)前小電流近似開路 if v vt1: return v * 1e-9 # 觸發(fā)后回滯到維持點再按導通電阻上升 i_snap (vt1 - vh) / ron return i_snap (v - vh) / ron v np.linspace(0, 12, 200) i np.array([ggnmos_iv(x) for x in v]) # 找觸發(fā)點電流首次超過 1mA 的電壓 trigger_idx np.argmax(i 1e-3) print(估算觸發(fā)電壓 Vt1 %.2f V % v[trigger_idx]) print(維持電壓 Vh 3.20 V)這段代碼里vt1是觸發(fā)電壓vh是維持電壓ron是 snapback 后的等效導通電阻。實際仿真中這三個值來自 TCAD 或 foundry 提供的 ESD 模型這里只是用簡化函數(shù)說明它們?nèi)绾喂餐瑳Q定 I-V 曲線。觸發(fā)電壓太高核心電路可能先被擊穿維持電壓太低又可能在正常電源波動下被誤觸發(fā)進入閂鎖。調(diào)參的方向就是讓觸發(fā)點落在 IO 工作電壓和內(nèi)部柵氧擊穿電壓之間。2.4 TVS 在板級防護里的位置和選型參數(shù)芯片內(nèi)部的 ESD 器件解決的是封裝后到板級之前的防護板級和系統(tǒng)級還要靠 TVS瞬態(tài)電壓抑制二極管。TVS 的核心參數(shù)有反向截止電壓 VRWM、擊穿電壓 VBR、鉗位電壓 VC 和峰值脈沖電流 IPP。選型時第一步是讓 VRWM 高于信號或電源的正常工作電壓否則 TVS 會漏電甚至發(fā)熱第二步是讓 VC 低于被保護器件的絕對最大額定電壓否則鉗位不夠后級照樣被打壞。常見做法是電源軌上用單向 TVS信號線上用雙向 TVS高速信號線還要看結(jié)電容電容太大會把眼圖壓塌。TVS 的封裝和走線同樣關鍵鉗位路徑越短、回路面積越小實際鉗位效果越好。3. 從器件到電路片上 ESD 網(wǎng)絡怎么搭、怎么驗3.1 IO 防護網(wǎng)絡的基本拓撲一個典型的 IO ESD 網(wǎng)絡由三部分組成IO 到 VSS 的下拉器件、IO 到 VDD 的上拉器件以及電源到地之間的 clamp。下拉器件通常用 GGNMOS 或 GCNMOS負責把負向脈沖或正向?qū)Φ孛}沖泄放上拉器件常用二極管或 PMOS把正向?qū)?VDD 的脈沖引到電源軌電源 clamp 則負責在 VDD 和 VSS 之間提供低阻通路避免電源域被抬升。這個拓撲的關鍵在于“協(xié)同”任何一條路徑的觸發(fā)電壓都要低于內(nèi)部電路的危險閾值同時各路徑之間不能互相搶電流導致某個器件提前失效。版圖上要保證每個 IO 的防護器件盡量靠近焊盤電源 clamp 均勻分布在電源網(wǎng)格上。3.2 用 SPICE 搭一個可跑的 ESD 測試臺下面這段 ngspice 網(wǎng)表搭了一個簡化的 HBM 測試臺用 1.5kΩ 電阻和 100pF 電容模擬人體放電DUT 用一個 GGNMOS 的簡化模型代替。* 簡化 HBM ESD 測試臺 Vesd 1 0 PULSE(0 2000 10n 1n 1n 100n 1u) Rhbm 1 2 1.5k Chbm 2 0 100p * DUT: 簡化 GGNMOS用行為源模擬 snapback Bdut 2 0 I (V(2) 7.5) ? ((V(2)-3.2)/1.5) : V(2)*1e-9 .tran 0.1n 200n .print tran V(2) .endVesd產(chǎn)生一個 2kV 的脈沖Rhbm和Chbm構成 HBM 波形。Bdut是行為級 GGNMOS當端電壓超過 7.5V 時進入 snapback電流按(V-3.2)/1.5計算。跑完看V(2)的波形如果鉗位電壓在 10V 以內(nèi)且沒有長時間高壓平臺說明防護窗口基本合理。實際項目中 DUT 要換成 foundry 提供的 ESD 模型測試臺也要按 JEDEC 標準調(diào)整上升時間和脈寬。3.3 版圖階段最容易踩的三個坑第一個坑是寄生電阻。防護器件到焊盤之間的金屬走線如果太細太長ESD 電流會在走線上產(chǎn)生額外壓降導致實際加到內(nèi)部電路的電壓升高。常見做法是加寬走線、多打孔、縮短路徑。第二個坑是襯底耦合。GGNMOS 觸發(fā)時襯底電位會被抬高如果附近有敏感模擬電路可能被干擾甚至誤觸發(fā)。需要在版圖上加保護環(huán)把 ESD 器件的襯底和核心電路隔開。第三個坑是電源 clamp 的分布。如果整個芯片只有一個 clamp遠端 IO 放電時電流要繞一大圈才能到地路徑上的壓降可能讓遠端電路先壞。通常會在電源網(wǎng)格的多個位置放 clamp保證任何 IO 都有就近的泄放路徑。注意ESD 版圖規(guī)則不是“建議”而是必須遵守的約束。違反規(guī)則可能功能測試全過但可靠性測試批量失效。4. 工藝與驗證ESD 規(guī)則、TLP 測試和失效定位4.1 工藝側(cè)對 ESD 的影響ESD 能力不是設計單方面決定的工藝參數(shù)同樣關鍵。漏極的摻雜濃度和結(jié)深影響雪崩擊穿電壓襯底電阻影響 NPN 的觸發(fā)效率 silicide 阻擋層決定漏極是否容易形成電流集中。很多 foundry 會提供 ESD 專用的器件結(jié)構比如漏極加 ballast 電阻的 GGNMOS或者 SCR 結(jié)構設計者要按工藝設計規(guī)則里的 ESD 章節(jié)來選。工藝角也會影響 ESD 窗口。慢工藝角下觸發(fā)電壓可能偏高快工藝角下維持電壓可能偏低兩者都要在設計階段用 corner 仿真覆蓋。只跑典型角就簽核是 ESD 驗證里常見的疏漏。4.2 TLP 測試怎么看TLPTransmission Line Pulse是評估 ESD 器件特性的標準手段。它用一段傳輸線產(chǎn)生方波脈沖逐步提高幅度測量器件在不同電流下的端電壓最終得到 I-V 曲線?？?TLP 曲線主要看四個點觸發(fā)電壓 Vt1、維持電壓 Vh、二次擊穿電流 It2 和導通電阻 Ron。參數(shù)含義關注點Vt1觸發(fā)電壓要低于內(nèi)部電路擊穿電壓Vh維持電壓要高于電源電壓防閂鎖It2二次擊穿電流越高越好代表泄放能力Ron導通電阻越小鉗位越低如果 TLP 曲線顯示 Vt1 過高可以考慮改用 GCNMOS 或調(diào)整襯底電阻如果 It2 偏低說明器件在失效前能承受的電流不夠需要加大尺寸或改用 SCR。4.3 失效定位的常用手段ESD 失效后定位手段包括 EMMI發(fā)光顯微鏡、OBIRCH光束誘導電阻變化和 FIB聚焦離子束切片。EMMI 能看到漏電點發(fā)出的微弱光OBIRCH 能定位電阻異常區(qū)域FIB 則用來做截面分析確認是柵氧擊穿、結(jié)損傷還是金屬熔斷。定位結(jié)果反過來指導版圖和器件調(diào)整形成閉環(huán)。5. 把 ESD 防護做進日常設計流程的幾個技巧5.1 在設計早期就鎖定 ESD 窗口很多團隊把 ESD 留到 signoff 階段才查這時候版圖已經(jīng)定型改起來代價很大。更有效的做法是在架構階段就畫一張 ESD 窗口圖橫軸是電壓標出 IO 工作電壓、內(nèi)部柵氧擊穿電壓、TVS 鉗位電壓和 ESD 器件觸發(fā)電壓確保觸發(fā)電壓落在工作電壓和擊穿電壓之間并且留夠裕量。這張圖一旦確定后續(xù)器件選型和版圖都圍繞它做。5.2 用檢查清單代替記憶ESD 規(guī)則多且瑣碎靠記憶容易漏。我一般會維護一份檢查清單在每次 IO 和電源域評審時逐條過每個 IO 是否有到 VSS 和 VDD 的防護路徑電源 clamp 是否覆蓋所有電源域分布是否均勻防護器件到焊盤的走線寬度和過孔數(shù)量是否達標敏感模擬電路周圍是否有保護環(huán)是否覆蓋了所有工藝角和溫度角TVS 選型的 VRWM 和 VC 是否滿足系統(tǒng)要求這份清單不替代 foundry 的規(guī)則文檔但能在評審時快速暴露明顯遺漏。5.3 一個容易被忽略的細節(jié)上電時序與 ESD 器件的交互系統(tǒng)上電時如果某個電源域先建立、另一個后建立ESD 器件可能處于不確定狀態(tài)。比如 IO 到 VDD 的上拉二極管在 VDD 未上電而 IO 已經(jīng)有信號時可能通過二極管向 VDD 灌電流導致寄生通路開啟。常見做法是在 IO 和 VDD 之間加去耦或限流或者選用對時序不敏感的防護結(jié)構。這個細節(jié)在板級聯(lián)調(diào)時經(jīng)常被誤判為軟件問題實際根源在 ESD 器件的偏置狀態(tài)。把 ESD 當成一個從工藝、器件、電路到系統(tǒng)逐層配合的工程問題而不是最后補幾個二極管很多批量失效其實可以在設計階段就避免。本文還有配套的精品資源點擊獲取 ESD防護設計全解析：從HBM/CDM模型到GGNMOS與版圖驗證
簡介這份文檔面向集成電路設計、模擬電路與芯片可靠性方向的工程師及學生系統(tǒng)梳理ESD防護從原理到器件、電路與工藝的完整知識鏈條幫助讀者建立應對靜電放電失效的分析框架。壓縮包內(nèi)為1個docx文件約10.51MB內(nèi)容以圖文筆記形式組織便于按主題檢索與反復查閱。文檔從ESD危害與防護機制切入講解PN結(jié)雪崩擊穿與齊納擊穿、熱擊穿的可逆性差異以及串聯(lián)高阻限流、Pad旁放置與多級保護等布局思路隨后對比HBM、MM、CDM、FIM四類測試模型給出MIL-STD-883C的100pF/1.5kΩ等效參數(shù)與Class-1至Class-3分級并重點剖析CDM自發(fā)性、由內(nèi)到外放電及封裝與裸片電荷存儲差異帶來的防護難點。器件層面還詳解TVS二極管的工作機理與VRWM、IR、動態(tài)電阻等關鍵參數(shù)。目前已有996人學習適合作為ESD入門到進階的案頭參考。1. 一顆芯片的“死法”里ESD 是最冤的那種實驗室里經(jīng)常出現(xiàn)這樣的場景一批芯片在功能測試臺上全部通過封裝打線也挑不出毛病結(jié)果送到產(chǎn)線做插件、貼片、甚至只是工程師拿在手里多摸了兩下回來再測就有一批漏電超標。查來查去最后往往落到同一個詞上——ESD。它不挑場合不需要你接錯電源也不需要軟件跑飛一次幾百伏的人體放電就足以把柵氧擊穿而這個過程在示波器上可能只有幾納秒。集成電路里的 ESD 防護本質(zhì)上是給芯片內(nèi)部電路修一條“泄洪通道”正常工作時它必須隱身不影響信號和電源一旦有高壓脈沖打進來它要搶在核心電路被擊穿之前導通把電流引到地或電源軌上。這條通道由器件、電路和工藝三層共同決定缺一層都做不牢。這篇筆記面向剛接觸版圖與可靠性驗證的工程師也適合做了幾年數(shù)字設計、突然要接手 IO 和電源域防護的人把 ESD 從原理到器件、電路、工藝這條鏈路一次講透。2. ESD 原理與器件選型從 HBM 模型到 GGNMOS、GCNMOS 的取舍2.1 三種放電模型決定了防護窗口的邊界做 ESD 設計第一步不是畫器件而是先搞清楚要防的是什么波形。行業(yè)里最常被引用的三個模型是 HBM人體模型、MM機器模型和 CDM器件充電模型。HBM 模擬人手指帶電接觸芯片典型上升時間在納秒量級峰值電流由 100pF 電容和 1.5kΩ 電阻決定MM 電容更大、電阻更小峰值電流更陡CDM 則是芯片自身在滑動、傳送過程中積累電荷然后通過某個引腳對地瞬間放電上升時間可以短到幾百皮秒。這三個模型直接決定了防護器件的開啟速度和承受能力。HBM 考驗的是器件能不能在幾十納秒內(nèi)把電流泄掉CDM 考驗的是觸發(fā)速度夠不夠快、版圖寄生是不是足夠小。很多新手只盯著 HBM 的 2kV、4kV 等級忽略了 CDM結(jié)果芯片在自動化產(chǎn)線上批量失效回頭查才發(fā)現(xiàn)是 CDM 沒過。提示選防護器件前先確認產(chǎn)品要過的 ESD 等級和測試模型HBM 與 CDM 對器件結(jié)構的要求并不完全一致。2.2 GGNMOS 與 GCNMOS 的觸發(fā)機制差異在 CMOS 工藝里最常用的片上 ESD 器件是 GGNMOSGate-Grounded NMOS也就是柵極接地的 NMOS。它的漏極接 IO 焊盤源極和襯底接地柵極通過電阻接地。正常工作時它關斷漏極和襯底之間的反偏 PN 結(jié)承受電壓當 ESD 脈沖到來漏襯結(jié)發(fā)生雪崩擊穿產(chǎn)生的空穴流入襯底在襯底電阻上產(chǎn)生壓降把源襯結(jié)正偏寄生 NPN 管導通電流從漏極經(jīng) NPN 泄放到地。GCNMOSGate-Coupled NMOS則是在柵極和地之間加了一個電容和電阻利用 ESD 脈沖的快速上升沿通過電容耦合把柵極電壓瞬間抬高讓溝道先導通從而更早觸發(fā)寄生 NPN。它的觸發(fā)電壓比 GGNMOS 低響應更快但代價是正常工作時柵極可能被噪聲耦合存在誤開啟風險。器件類型觸發(fā)方式觸發(fā)電壓優(yōu)點風險GGNMOS漏襯雪崩擊穿較高結(jié)構簡單、魯棒觸發(fā)慢易受工藝波動GCNMOS柵極電容耦合較低觸發(fā)快、窗口寬噪聲敏感需防誤觸發(fā)SCR寄生可控硅最低單位面積泄放能力最強閂鎖風險工藝控制難2.3 用最小仿真腳本看 GGNMOS 的觸發(fā)點在正式流片前可以用 TCAD 或簡化的 SPICE 模型先掃一遍觸發(fā)特性。下面這段 Python 用一條簡化的 I-V 曲線擬合來估算觸發(fā)電壓和維持電壓幫助理解參數(shù)變化趨勢。import numpy as np # 簡化 GGNMOS 的 I-V 特性Vt1 觸發(fā)電壓Vh 維持電壓Ron 導通電阻 def ggnmos_iv(v, vt17.5, vh3.2, ron1.5): # 觸發(fā)前小電流近似開路 if v vt1: return v * 1e-9 # 觸發(fā)后回滯到維持點再按導通電阻上升 i_snap (vt1 - vh) / ron return i_snap (v - vh) / ron v np.linspace(0, 12, 200) i np.array([ggnmos_iv(x) for x in v]) # 找觸發(fā)點電流首次超過 1mA 的電壓 trigger_idx np.argmax(i 1e-3) print(估算觸發(fā)電壓 Vt1 %.2f V % v[trigger_idx]) print(維持電壓 Vh 3.20 V)這段代碼里vt1是觸發(fā)電壓vh是維持電壓ron是 snapback 后的等效導通電阻。實際仿真中這三個值來自 TCAD 或 foundry 提供的 ESD 模型這里只是用簡化函數(shù)說明它們?nèi)绾喂餐瑳Q定 I-V 曲線。觸發(fā)電壓太高核心電路可能先被擊穿維持電壓太低又可能在正常電源波動下被誤觸發(fā)進入閂鎖。調(diào)參的方向就是讓觸發(fā)點落在 IO 工作電壓和內(nèi)部柵氧擊穿電壓之間。2.4 TVS 在板級防護里的位置和選型參數(shù)芯片內(nèi)部的 ESD 器件解決的是封裝后到板級之前的防護板級和系統(tǒng)級還要靠 TVS瞬態(tài)電壓抑制二極管。TVS 的核心參數(shù)有反向截止電壓 VRWM、擊穿電壓 VBR、鉗位電壓 VC 和峰值脈沖電流 IPP。選型時第一步是讓 VRWM 高于信號或電源的正常工作電壓否則 TVS 會漏電甚至發(fā)熱第二步是讓 VC 低于被保護器件的絕對最大額定電壓否則鉗位不夠后級照樣被打壞。常見做法是電源軌上用單向 TVS信號線上用雙向 TVS高速信號線還要看結(jié)電容電容太大會把眼圖壓塌。TVS 的封裝和走線同樣關鍵鉗位路徑越短、回路面積越小實際鉗位效果越好。3. 從器件到電路片上 ESD 網(wǎng)絡怎么搭、怎么驗3.1 IO 防護網(wǎng)絡的基本拓撲一個典型的 IO ESD 網(wǎng)絡由三部分組成IO 到 VSS 的下拉器件、IO 到 VDD 的上拉器件以及電源到地之間的 clamp。下拉器件通常用 GGNMOS 或 GCNMOS負責把負向脈沖或正向?qū)Φ孛}沖泄放上拉器件常用二極管或 PMOS把正向?qū)?VDD 的脈沖引到電源軌電源 clamp 則負責在 VDD 和 VSS 之間提供低阻通路避免電源域被抬升。這個拓撲的關鍵在于“協(xié)同”任何一條路徑的觸發(fā)電壓都要低于內(nèi)部電路的危險閾值同時各路徑之間不能互相搶電流導致某個器件提前失效。版圖上要保證每個 IO 的防護器件盡量靠近焊盤電源 clamp 均勻分布在電源網(wǎng)格上。3.2 用 SPICE 搭一個可跑的 ESD 測試臺下面這段 ngspice 網(wǎng)表搭了一個簡化的 HBM 測試臺用 1.5kΩ 電阻和 100pF 電容模擬人體放電DUT 用一個 GGNMOS 的簡化模型代替。* 簡化 HBM ESD 測試臺 Vesd 1 0 PULSE(0 2000 10n 1n 1n 100n 1u) Rhbm 1 2 1.5k Chbm 2 0 100p * DUT: 簡化 GGNMOS用行為源模擬 snapback Bdut 2 0 I (V(2) 7.5) ? ((V(2)-3.2)/1.5) : V(2)*1e-9 .tran 0.1n 200n .print tran V(2) .endVesd產(chǎn)生一個 2kV 的脈沖Rhbm和Chbm構成 HBM 波形。Bdut是行為級 GGNMOS當端電壓超過 7.5V 時進入 snapback電流按(V-3.2)/1.5計算。跑完看V(2)的波形如果鉗位電壓在 10V 以內(nèi)且沒有長時間高壓平臺說明防護窗口基本合理。實際項目中 DUT 要換成 foundry 提供的 ESD 模型測試臺也要按 JEDEC 標準調(diào)整上升時間和脈寬。3.3 版圖階段最容易踩的三個坑第一個坑是寄生電阻。防護器件到焊盤之間的金屬走線如果太細太長ESD 電流會在走線上產(chǎn)生額外壓降導致實際加到內(nèi)部電路的電壓升高。常見做法是加寬走線、多打孔、縮短路徑。第二個坑是襯底耦合。GGNMOS 觸發(fā)時襯底電位會被抬高如果附近有敏感模擬電路可能被干擾甚至誤觸發(fā)。需要在版圖上加保護環(huán)把 ESD 器件的襯底和核心電路隔開。第三個坑是電源 clamp 的分布。如果整個芯片只有一個 clamp遠端 IO 放電時電流要繞一大圈才能到地路徑上的壓降可能讓遠端電路先壞。通常會在電源網(wǎng)格的多個位置放 clamp保證任何 IO 都有就近的泄放路徑。注意ESD 版圖規(guī)則不是“建議”而是必須遵守的約束。違反規(guī)則可能功能測試全過但可靠性測試批量失效。4. 工藝與驗證ESD 規(guī)則、TLP 測試和失效定位4.1 工藝側(cè)對 ESD 的影響ESD 能力不是設計單方面決定的工藝參數(shù)同樣關鍵。漏極的摻雜濃度和結(jié)深影響雪崩擊穿電壓襯底電阻影響 NPN 的觸發(fā)效率 silicide 阻擋層決定漏極是否容易形成電流集中。很多 foundry 會提供 ESD 專用的器件結(jié)構比如漏極加 ballast 電阻的 GGNMOS或者 SCR 結(jié)構設計者要按工藝設計規(guī)則里的 ESD 章節(jié)來選。工藝角也會影響 ESD 窗口。慢工藝角下觸發(fā)電壓可能偏高快工藝角下維持電壓可能偏低兩者都要在設計階段用 corner 仿真覆蓋。只跑典型角就簽核是 ESD 驗證里常見的疏漏。4.2 TLP 測試怎么看TLPTransmission Line Pulse是評估 ESD 器件特性的標準手段。它用一段傳輸線產(chǎn)生方波脈沖逐步提高幅度測量器件在不同電流下的端電壓最終得到 I-V 曲線?？?TLP 曲線主要看四個點觸發(fā)電壓 Vt1、維持電壓 Vh、二次擊穿電流 It2 和導通電阻 Ron。參數(shù)含義關注點Vt1觸發(fā)電壓要低于內(nèi)部電路擊穿電壓Vh維持電壓要高于電源電壓防閂鎖It2二次擊穿電流越高越好代表泄放能力Ron導通電阻越小鉗位越低如果 TLP 曲線顯示 Vt1 過高可以考慮改用 GCNMOS 或調(diào)整襯底電阻如果 It2 偏低說明器件在失效前能承受的電流不夠需要加大尺寸或改用 SCR。4.3 失效定位的常用手段ESD 失效后定位手段包括 EMMI發(fā)光顯微鏡、OBIRCH光束誘導電阻變化和 FIB聚焦離子束切片。EMMI 能看到漏電點發(fā)出的微弱光OBIRCH 能定位電阻異常區(qū)域FIB 則用來做截面分析確認是柵氧擊穿、結(jié)損傷還是金屬熔斷。定位結(jié)果反過來指導版圖和器件調(diào)整形成閉環(huán)。5. 把 ESD 防護做進日常設計流程的幾個技巧5.1 在設計早期就鎖定 ESD 窗口很多團隊把 ESD 留到 signoff 階段才查這時候版圖已經(jīng)定型改起來代價很大。更有效的做法是在架構階段就畫一張 ESD 窗口圖橫軸是電壓標出 IO 工作電壓、內(nèi)部柵氧擊穿電壓、TVS 鉗位電壓和 ESD 器件觸發(fā)電壓確保觸發(fā)電壓落在工作電壓和擊穿電壓之間并且留夠裕量。這張圖一旦確定后續(xù)器件選型和版圖都圍繞它做。5.2 用檢查清單代替記憶ESD 規(guī)則多且瑣碎靠記憶容易漏。我一般會維護一份檢查清單在每次 IO 和電源域評審時逐條過每個 IO 是否有到 VSS 和 VDD 的防護路徑電源 clamp 是否覆蓋所有電源域分布是否均勻防護器件到焊盤的走線寬度和過孔數(shù)量是否達標敏感模擬電路周圍是否有保護環(huán)是否覆蓋了所有工藝角和溫度角TVS 選型的 VRWM 和 VC 是否滿足系統(tǒng)要求這份清單不替代 foundry 的規(guī)則文檔但能在評審時快速暴露明顯遺漏。5.3 一個容易被忽略的細節(jié)上電時序與 ESD 器件的交互系統(tǒng)上電時如果某個電源域先建立、另一個后建立ESD 器件可能處于不確定狀態(tài)。比如 IO 到 VDD 的上拉二極管在 VDD 未上電而 IO 已經(jīng)有信號時可能通過二極管向 VDD 灌電流導致寄生通路開啟。常見做法是在 IO 和 VDD 之間加去耦或限流或者選用對時序不敏感的防護結(jié)構。這個細節(jié)在板級聯(lián)調(diào)時經(jīng)常被誤判為軟件問題實際根源在 ESD 器件的偏置狀態(tài)。把 ESD 當成一個從工藝、器件、電路到系統(tǒng)逐層配合的工程問題而不是最后補幾個二極管很多批量失效其實可以在設計階段就避免。本文還有配套的精品資源點擊獲取