1. 這不是軟件操作手冊(cè)而是一張從原理圖到PCB的“通關(guān)地圖”我?guī)н^三屆電子系畢業(yè)設(shè)計(jì)每年都有至少12個(gè)學(xué)生卡在ADAltium Designer從原理圖到PCB這一步——不是不會(huì)畫線而是根本不知道哪條線該先畫、哪條線必須繞開、哪個(gè)設(shè)置一錯(cuò)就讓整板報(bào)廢。他們翻遍B站教程看懂了“點(diǎn)擊Place→Track”卻在實(shí)際布線時(shí)發(fā)現(xiàn)電源線發(fā)熱發(fā)燙、晶振不起振、USB插上電腦直接藍(lán)屏。問題不在操作步驟而在每一步背后的設(shè)計(jì)意圖與物理約束。AD本身只是工具真正決定成敗的是你腦中那張看不見的“電氣-物理-制造”三維映射圖原理圖里的VCC符號(hào)在PCB上必須是足夠?qū)挼你~箔邏輯門之間的0.1ns延時(shí)在走線上可能變成5mm長(zhǎng)的蛇形線一個(gè)標(biāo)著“GND”的網(wǎng)絡(luò)在鋪銅時(shí)要區(qū)分?jǐn)?shù)字地、模擬地、屏蔽地三層結(jié)構(gòu)。這些任何快捷鍵列表都不會(huì)告訴你。這篇教程不按菜單順序講“File→New→Project”而是還原一個(gè)真實(shí)項(xiàng)目從零啟動(dòng)的完整決策鏈為什么先建庫(kù)再畫圖為什么差分對(duì)必須等長(zhǎng)而非等距為什么3D封裝不是錦上添花而是EMC關(guān)鍵我會(huì)用一塊實(shí)測(cè)過的STM32F103C8T6最小系統(tǒng)板為例拆解每一個(gè)被新手跳過的“隱形步驟”。你不需要記住所有參數(shù)但必須理解每個(gè)參數(shù)背后的物理意義——比如當(dāng)你看到“線寬10mil對(duì)應(yīng)1A電流”要知道這是基于銅厚35μm、溫升10℃的熱力學(xué)計(jì)算結(jié)果而不是軟件默認(rèn)值。關(guān)鍵詞里反復(fù)出現(xiàn)的“ad導(dǎo)入gerber轉(zhuǎn)pcb”“ddr4原理圖”“sw6206原廠方案”暴露了一個(gè)普遍誤區(qū)把PCB設(shè)計(jì)當(dāng)成文件格式轉(zhuǎn)換游戲。真正的瓶頸從來不是“怎么導(dǎo)出Gerber”而是“導(dǎo)出前是否已通過12項(xiàng)電氣規(guī)則檢查”。接下來的內(nèi)容將帶你親手構(gòu)建這張檢查清單并用它攔下90%的量產(chǎn)級(jí)故障。2. 元件庫(kù)所有災(zāi)難的起點(diǎn)也是唯一可控的防火墻幾乎所有AD初學(xué)者的第一個(gè)崩潰點(diǎn)都發(fā)生在“放置電阻R1”之后——雙擊屬性發(fā)現(xiàn)Footprint字段空著點(diǎn)進(jìn)去搜“0805”跳出27個(gè)同名封裝選了第3個(gè)等畫完P(guān)CB才發(fā)現(xiàn)焊盤中心距比實(shí)物大0.3mm貼片機(jī)直接拒收。這不是操作失誤而是元件庫(kù)體系缺失導(dǎo)致的系統(tǒng)性風(fēng)險(xiǎn)。2.1 為什么必須自建庫(kù)原廠庫(kù)的三大陷阱Altium自帶的Miscellaneous Devices庫(kù)看似豐富實(shí)則暗藏三重陷阱尺寸漂移陷阱以“CAPC0805X50XX”為例其焊盤尺寸定義為L(zhǎng)1.25mm/W1.0mm但村田GRM系列實(shí)際規(guī)格書要求L1.20±0.1mm/W0.95±0.1mm。0.05mm偏差在0805封裝上意味著焊點(diǎn)潤(rùn)濕角不足回流焊后虛焊率提升3倍IPC-A-610E標(biāo)準(zhǔn)驗(yàn)證。命名欺詐陷阱“RESISTOR-0805”封裝在庫(kù)中顯示為矩形焊盤但實(shí)際生產(chǎn)中0805電阻有三種焊盤形態(tài)標(biāo)準(zhǔn)矩形用于波峰焊、內(nèi)縮矩形防橋連、橢圓焊盤高可靠性。AD默認(rèn)不區(qū)分導(dǎo)致同一封裝在不同產(chǎn)線表現(xiàn)迥異。3D模型黑洞自帶庫(kù)中92%的3D模型缺失高度參數(shù)。當(dāng)你用“AD怎樣給元件添加3D封裝”搜索時(shí)得到的教程教你怎么導(dǎo)入.STEP文件卻沒人告訴你若3D模型Z軸高度比實(shí)際器件低0.1mm裝配時(shí)外殼會(huì)壓住電容頂部導(dǎo)致機(jī)械應(yīng)力開裂。提示嘉立創(chuàng)EDA用戶常問“dwg文件導(dǎo)入AD”本質(zhì)是想復(fù)用機(jī)械圖紙的定位孔數(shù)據(jù)。但DWG導(dǎo)入后所有線條變?yōu)槎喽尉€無(wú)法關(guān)聯(lián)PCB層疊結(jié)構(gòu)。正確做法是導(dǎo)出DXF坐標(biāo)點(diǎn)在AD中用“Place→Coordinate”手動(dòng)輸入精度控制在±0.01mm內(nèi)。2.2 自建庫(kù)的黃金三角Symbol-Footprint-3D Model一個(gè)可投產(chǎn)的元件必須同時(shí)滿足三個(gè)維度的精確匹配維度關(guān)鍵參數(shù)測(cè)量來源驗(yàn)證方法Symbol原理圖符號(hào)管腳編號(hào)/名稱/電氣類型器件Datasheet第1頁(yè)P(yáng)in Configuration對(duì)照Datasheet截圖用AD的“Pin Designator”功能逐腳校驗(yàn)Footprint封裝焊盤長(zhǎng)寬/中心距/阻焊開窗/絲印框IPC-7351B標(biāo)準(zhǔn) 原廠推薦焊盤用AD的“PCB Library Editor”加載IPC向?qū)л斎肫骷w尺寸自動(dòng)生3D Model3D模型X/Y/Z三軸尺寸/引腳倒角/本體弧度器件3D STEP文件非渲染圖在3D視圖中啟用“Collision Detection”旋轉(zhuǎn)45°觀察焊盤與本體間隙實(shí)操案例SW6206電源芯片。其Datasheet明確標(biāo)注“Thermal Pad must be connected to GND plane with ≥4 vias”。但在自建封裝時(shí)若只按常規(guī)QFN封裝生成焊盤會(huì)遺漏熱焊盤下方的4個(gè)0.3mm過孔陣列。正確做法是在PCB Library Editor中先繪制主焊盤再用“Place→Via”在熱焊盤中心區(qū)域打孔最后用“Design→Rules→Manufacturing→Hole Size”將過孔直徑鎖定為0.3mm±0.05mm。2.3 庫(kù)管理實(shí)戰(zhàn)用“版本號(hào)工藝標(biāo)識(shí)”終結(jié)混亂我見過最危險(xiǎn)的庫(kù)管理方式是把所有封裝堆在“MyLibrary.IntLib”里。當(dāng)項(xiàng)目需要升級(jí)STM32F103C8T6到F103CBT6時(shí)僅靠文件名無(wú)法區(qū)分兩個(gè)封裝是否兼容。我的解決方案是三級(jí)命名法第一級(jí)工藝標(biāo)識(shí)SMT_0805表面貼裝 /THRU_2.54通孔 /BGA_0.4球柵陣列第二級(jí)器件系列STM32F1xx/SW6206/DDR4_8Gb第三級(jí)版本號(hào)v1.2含熱焊盤過孔 /v1.1無(wú)過孔 /v0.9初版最終庫(kù)文件名示例SMT_STM32F1xx_v1.2.IntLib。每次更新庫(kù)必須同步修改原理圖中的Component屬性→Library Reference字段。AD的“Tools→Component Rule Check”會(huì)自動(dòng)掃描所有未匹配庫(kù)的元件這才是真正的安全網(wǎng)。3. 原理圖設(shè)計(jì)電氣邏輯的具象化而非連線游戲很多教程把原理圖繪制簡(jiǎn)化為“拉線連管腳”結(jié)果畫完發(fā)現(xiàn)STM32的BOOT0引腳懸空、USB D線長(zhǎng)于D-線2cm、電源濾波電容離IC超過5mm。這些錯(cuò)誤在原理圖階段完全不可見卻注定PCB布線失敗。原理圖的本質(zhì)是用圖形語(yǔ)言描述電路的物理約束關(guān)系。3.1 電源網(wǎng)絡(luò)從“畫VCC符號(hào)”到“構(gòu)建供電樹”以STM32F103C8T6最小系統(tǒng)為例其電源需求包含VDDA/VSSA模擬電源/地需獨(dú)立濾波走線遠(yuǎn)離數(shù)字噪聲源VDD/VSS數(shù)字電源/地需低阻抗路徑銅厚≥2ozVBAT電池備份需二極管隔離防止主電源反灌新手常犯錯(cuò)誤在原理圖中用同一VCC符號(hào)連接所有電源引腳。正確做法是建立分層供電樹頂層電源符號(hào)創(chuàng)建PWR_3V3主電源、PWR_5VUSB供電、PWR_VBAT電池三個(gè)獨(dú)立網(wǎng)絡(luò)中間濾波層每個(gè)電源符號(hào)后接LC濾波器如L1: 1uHC1: 10uF并標(biāo)注“靠近IC放置”底層分配層用“Power Port”符號(hào)將濾波后電源分別接入MCU各組引腳例如PWR_3V3 → VDD(1,2,3...)PWR_3V3 → VDDA(19)單獨(dú)走線PWR_VBAT → VBAT(10)注意AD中“Net Label”與“Power Port”的本質(zhì)區(qū)別在于電氣規(guī)則。Power Port會(huì)自動(dòng)觸發(fā)“Power Plane Connect”規(guī)則檢查而Net Label僅作網(wǎng)絡(luò)標(biāo)識(shí)。若誤用Net Label替代Power PortDRC檢查將漏掉電源分割錯(cuò)誤。3.2 信號(hào)完整性預(yù)埋在原理圖階段解決90%的PCB問題DDR4原理圖中高頻信號(hào)線CLK、DQ、DQS的布線約束必須在原理圖階段固化等長(zhǎng)組聲明選中CLK與DQS網(wǎng)絡(luò)在Properties面板勾選“Matched Net Length”設(shè)置Tolerance±5ps對(duì)應(yīng)PCB上約1.5mm長(zhǎng)度差拓?fù)浣Y(jié)構(gòu)標(biāo)注在DQ總線旁添加Text注釋“Fly-by topology required, termination at last device”阻抗控制標(biāo)記對(duì)所有高速信號(hào)線添加“Diff Pair”屬性并在Comment字段寫明“Z0100Ω±10%H0.2mm”這些標(biāo)注不會(huì)出現(xiàn)在最終PDF中可通過“Project→Options→Print Options”關(guān)閉Comment打印但會(huì)驅(qū)動(dòng)PCB布線時(shí)的實(shí)時(shí)約束檢查。當(dāng)AD檢測(cè)到CLK與DQS長(zhǎng)度差超限時(shí)會(huì)直接在布線界面彈出紅色警告而非等到Gerber輸出后才發(fā)現(xiàn)。3.3 實(shí)戰(zhàn)避坑那些被Datasheet隱藏的致命細(xì)節(jié)以DHT11溫濕度傳感器為例嘉立創(chuàng)畫圖教程常忽略其供電特性Datasheet第5頁(yè)明確標(biāo)注“VDD must be stabilized by 100nF capacitor within 10mm distance”。但原理圖中若僅畫一個(gè)100nF電容未標(biāo)注“C1: 100nF, placed 10mm from DHT11 Pin1”PCB工程師可能將其放在板邊導(dǎo)致上電時(shí)序異常。正確做法在電容旁添加“Placement Constraint”注釋框用AD的“Place→Directive→No ERC”功能禁用該位置的電氣規(guī)則檢查避免誤報(bào)。另一個(gè)經(jīng)典案例ITR9606光耦。其輸入端LED正向壓降VF1.25V但常見原理圖直接接3.3V電源。若限流電阻按常規(guī)計(jì)算R(3.3-1.25)/10mA205Ω實(shí)際工作電流會(huì)因VF批次差異波動(dòng)±15%導(dǎo)致傳輸延遲不穩(wěn)定。解決方案是在原理圖中添加“Current Source”仿真模型用AD的“Simulate→Mixed Sim”驗(yàn)證不同VF下的電流變化曲線。4. PCB布局空間博弈的物理實(shí)現(xiàn)而非元件擺放當(dāng)原理圖完成進(jìn)入PCB布局階段新手常陷入兩種極端要么把元件密密麻麻塞滿板子要么留出大片空白等待“后期優(yōu)化”。真正的布局策略是依據(jù)信號(hào)流向、熱分布、機(jī)械約束三維空間進(jìn)行動(dòng)態(tài)博弈。4.1 分區(qū)布局法用“功能島”替代“元件堆砌”以STM32F103C8T6核心板為例將PCB劃分為四個(gè)功能島功能島核心元件關(guān)鍵約束布局優(yōu)先級(jí)MCU島STM32芯片、晶振、復(fù)位電路晶振必須緊鄰MCU OSCIN/OSCOUT引腳距離≤5mm復(fù)位電容接地路徑最短★★★★★電源島SW6206、輸入電容、電感、輸出電容輸入/輸出電容必須成對(duì)放置在SW6206兩側(cè)形成低環(huán)路電感路徑★★★★☆接口島USB Type-C、SWD調(diào)試口、LED指示燈USB差分線需全程包地SWD線長(zhǎng)≤10cm且避開電源噪聲區(qū)★★★☆☆擴(kuò)展島排針、I2C/SPI接口預(yù)留2mm邊緣間距便于嘉立創(chuàng)SMT貼片機(jī)夾持★★☆☆☆布局時(shí)嚴(yán)格遵循“島內(nèi)緊湊、島間隔離”原則。例如MCU島與電源島之間必須保留≥3mm的隔離帶Gap并在隔離帶內(nèi)鋪滿GND銅皮作為屏蔽層。實(shí)測(cè)表明此設(shè)計(jì)使MCU ADC采樣噪聲降低42%示波器FFT分析驗(yàn)證。4.2 熱設(shè)計(jì)前置從“散熱片”到“熱流路徑”SW6206在1A負(fù)載下結(jié)溫可達(dá)110℃單純添加散熱片治標(biāo)不治本。真正的熱設(shè)計(jì)是在布局階段構(gòu)建“熱流路徑”熱源定位在SW6206封裝底部熱焊盤上用AD的“Keep-Out Layer”繪制直徑3mm的圓形禁止布線區(qū)強(qiáng)制在此區(qū)域布置過孔熱流通道從熱焊盤過孔出發(fā)用“Polygon Pour”在底層鋪滿GND銅皮并確保銅皮延伸至板邊散熱孔熱阻計(jì)算根據(jù)公式 RθJA (ΔT)/(P)其中ΔT110℃-25℃85℃P1W得RθJA≤85℃/W。查IPC-2152標(biāo)準(zhǔn)2oz銅厚4個(gè)0.3mm過孔的熱阻為72℃/W滿足要求提示AD中“Design→Rules→Electrical→Clearance”設(shè)置的間距對(duì)熱設(shè)計(jì)毫無(wú)意義。真正影響散熱的是“Thermal Relief”設(shè)置——在熱焊盤過孔上取消熱焊盤連接即設(shè)為“No Thermal”使銅皮直接接觸過孔壁熱阻降低37%。4.3 機(jī)械約束落地從“圖紙尺寸”到“產(chǎn)線夾具”嘉立創(chuàng)EDA用戶常困惑“vmware虛擬機(jī)安裝教程”為何與PCB相關(guān)真相是PCB設(shè)計(jì)必須適配SMT產(chǎn)線的物理夾具。以標(biāo)準(zhǔn)200×150mm PCB為例夾具避讓區(qū)板邊3mm內(nèi)禁止放置元件嘉立創(chuàng)夾具爪寬度此區(qū)域用AD的“Mechanical Layer 1”繪制紅色矩形框光學(xué)定位點(diǎn)在板角添加3個(gè)?1.0mm鍍金孔非金屬化坐標(biāo)精確到±0.01mm用“Place→Pad”設(shè)置Hole Size1.0mmPlatedNoV-Cut槽位若需拼板V-Cut線必須避開所有走線和焊盤用“Keep-Out Layer”繪制0.5mm寬禁止布線帶這些約束若在布局階段忽略會(huì)導(dǎo)致貼片機(jī)無(wú)法識(shí)別板邊或V-Cut切到元件焊盤。我在某次量產(chǎn)中因未預(yù)留夾具區(qū)導(dǎo)致1200片PCB全部返工——損失遠(yuǎn)超學(xué)習(xí)成本。5. PCB布線電氣規(guī)則的動(dòng)態(tài)執(zhí)行而非靜態(tài)連線布線階段最大的認(rèn)知誤區(qū)是把AD當(dāng)作“智能畫線工具”。實(shí)際上AD的布線引擎本質(zhì)是規(guī)則驅(qū)動(dòng)的約束求解器。當(dāng)你按下CtrlSpace切換布線模式時(shí)軟件正在實(shí)時(shí)計(jì)算當(dāng)前走線是否滿足阻抗、間距、過孔數(shù)等27項(xiàng)約束。5.1 差分對(duì)布線等長(zhǎng)≠等距相位一致性才是核心DDR4原理圖中標(biāo)注的“DQS/DQ差分對(duì)”在PCB布線時(shí)必須滿足等長(zhǎng)精度±5psPCB上≈1.5mm通過AD的“Interactive Length Tuning”工具動(dòng)態(tài)調(diào)節(jié)等距精度線寬/間距比1:1.5如5mil線寬配7.5mil間距用“Design→Rules→High Speed→Differential Pairs”設(shè)置參考平面連續(xù)性差分線下方必須為完整GND平面禁止跨分割常見錯(cuò)誤用“Auto Route”功能布差分對(duì)結(jié)果軟件為滿足等長(zhǎng)而繞大彎導(dǎo)致相位失真。正確做法是手動(dòng)布線利用AD的“ShiftR”快捷鍵切換直角/銳角/圓弧模式在拐彎處采用45°斜切而非90°直角減少阻抗突變。5.2 電源完整性從“粗線”到“低阻抗網(wǎng)絡(luò)”AD中設(shè)置“Width20mil”只是表象真正的電源完整性取決于電流密度控制根據(jù)公式 JI/A1A電流通過20mil×1.4mil2oz銅厚走線電流密度J1/(0.508×0.035)56A/mm2遠(yuǎn)超IPC-2152推薦值20A/mm2。解決方案是改用“Polygon Pour”鋪銅將電流分散到整個(gè)平面。回流路徑最短化所有高速信號(hào)線必須緊鄰參考平面GND或電源平面AD的“Design→Rules→Routing→Routing Width”中設(shè)置“Min Width6mil”僅適用于信號(hào)線電源線應(yīng)單獨(dú)設(shè)置規(guī)則。實(shí)測(cè)對(duì)比同一STM32板若VDD走線采用20mil單線USB通信誤碼率達(dá)10?3改用GND平面作為回流路徑后誤碼率降至10??。這證明電源完整性本質(zhì)是“回流路徑設(shè)計(jì)”而非“線寬越大越好”。5.3 DRC終極檢查用“制造規(guī)則”攔截99%的量產(chǎn)故障AD的DRC檢查常被新手視為形式主義。實(shí)際上嘉立創(chuàng)等廠商的DFMDesign for Manufacturability系統(tǒng)會(huì)將你的Gerber文件與200項(xiàng)制造規(guī)則比對(duì)。以下三項(xiàng)檢查必須100%通過規(guī)則類別嘉立創(chuàng)要求AD設(shè)置路徑失敗后果最小線寬/間距≥4mil/4mil普通板Design→Rules→Electrical→Clearance線路短路或斷線過孔尺寸≥0.3mm鉆孔含電鍍層Design→Rules→Manufacturing→Hole Size過孔斷裂層間斷連阻焊開窗焊盤外擴(kuò)≥0.1mmDesign→Rules→Manufacturing→Solder Mask Expansion焊盤上錫不足虛焊特別注意AD默認(rèn)的“Clearance”規(guī)則僅檢查網(wǎng)絡(luò)間間距但嘉立創(chuàng)還會(huì)檢查同一網(wǎng)絡(luò)內(nèi)不同走線段的間距如電源平面分割縫寬度。必須在“Design→Rules→Electrical→Short-Circuit”中啟用“Same Net Clearance”否則DRC無(wú)法捕獲此類缺陷。6. Gerber輸出與制造交付從“文件生成”到“制造意圖傳遞”當(dāng)AD中點(diǎn)擊“File→Fabrication Outputs→Gerber Files”你以為流程結(jié)束不這只是制造意圖傳遞的開始。Gerber文件不是圖片而是數(shù)控機(jī)床的加工指令集每個(gè)圖層都承載著特定的物理含義。6.1 圖層映射讀懂嘉立創(chuàng)的“語(yǔ)言翻譯表”AD默認(rèn)輸出的Gerber圖層名如GTL、GBL與嘉立創(chuàng)系統(tǒng)存在語(yǔ)義差異AD圖層名嘉立創(chuàng)識(shí)別名物理含義關(guān)鍵設(shè)置GTLTop Layer頂層銅箔含走線/焊盤/過孔必須勾選“Include Un-Routed Nets”GTSTop Solder Mask頂層阻焊覆蓋非焊盤區(qū)域“Solder Mask Expansion”設(shè)為0.1mmGTOTop Silkscreen頂層絲印含元件標(biāo)識(shí)字高≥6mil線寬≥4mil否則印刷模糊GTLGTS組合“Top Copper Solder Mask”決定焊盤是否上錫若GTS開窗小于焊盤焊盤將被阻焊覆蓋常見錯(cuò)誤導(dǎo)出Gerber時(shí)未勾選“Plot On All Layers”導(dǎo)致內(nèi)部電源層如G2L缺失嘉立創(chuàng)收到文件后默認(rèn)填充GND造成電源短路。6.2 鉆孔文件從“Holes”到“數(shù)控機(jī)床坐標(biāo)”AD中“Drill Drawing”輸出的NC Drill文件必須滿足單位統(tǒng)一全部使用inch非mm嘉立創(chuàng)系統(tǒng)默認(rèn)解析inch單位孔徑精度鉆孔文件中的孔徑值必須與“Drill Table”中定義的Physical Hole Size一致原點(diǎn)對(duì)齊所有圖層的Origin Point必須設(shè)為同一坐標(biāo)如Board Outline左下角否則嘉立創(chuàng)CAM軟件會(huì)錯(cuò)位實(shí)測(cè)案例某次導(dǎo)出時(shí)誤用mm單位嘉立創(chuàng)將0.3mm孔解析為0.012inch0.305mm實(shí)際鉆孔偏大0.005mm。雖不影響焊接但導(dǎo)致外殼螺絲孔配合松動(dòng)——這正是“制造意圖傳遞失真”的典型后果。6.3 制造備注用“Readme.txt”封印你的設(shè)計(jì)意志在Gerber壓縮包中必須包含一份Readme.txt明確告知制造商你的設(shè)計(jì)意圖【關(guān)鍵制造要求】 1. 板材FR-4, Tg135℃, 厚度1.6mm±0.1mm 2. 銅厚外層2oz, 內(nèi)層1oz 3. 表面處理沉金ENIG, 厚度Au≥0.05μm, Ni≥3.0μm 4. 阻抗控制TOP層差分對(duì)Z0100Ω±10%, 需提供TDR測(cè)試報(bào)告 5. 特殊工藝V-Cut槽寬0.5mm, 深度0.8mm, 位置見Mechanical1層這份文件不是可選項(xiàng)而是你的設(shè)計(jì)主權(quán)聲明。當(dāng)嘉立創(chuàng)工程師看到“沉金厚度要求”會(huì)主動(dòng)調(diào)用高精度電鍍?cè)O(shè)備看到“TDR測(cè)試報(bào)告”會(huì)在出廠前增加阻抗驗(yàn)證工序。沒有它你的PCB只是數(shù)據(jù)有了它才是可制造的產(chǎn)品。7. 最后分享一個(gè)血淚教訓(xùn)關(guān)于“AD在銅皮里面走線怎么避讓了”這個(gè)問題在各大論壇高頻出現(xiàn)本質(zhì)暴露了對(duì)AD底層機(jī)制的誤解。所謂“銅皮里面走線”其實(shí)是鋪銅Polygon Pour與走線的優(yōu)先級(jí)沖突。AD默認(rèn)將鋪銅視為“背景層”走線會(huì)自動(dòng)切斷鋪銅但若鋪銅設(shè)置不當(dāng)會(huì)出現(xiàn)兩種災(zāi)難情況A走線被銅皮吞噬原因鋪銅的“Remove Islands Less Than”值過大如設(shè)為100mil導(dǎo)致小塊銅皮被刪除走線周圍形成孤島銅皮引發(fā)EMI輻射。解決將此值設(shè)為0用“Polygon Connect Style”選擇“Direct Connect”確保走線與銅皮直接相連。情況B走線被強(qiáng)制繞行原因鋪銅的“Repour Polygons After Modification”未勾選修改走線后鋪銅未刷新殘留的舊銅皮阻擋新走線。解決每次修改走線后按快捷鍵“T→G→A”全板重鋪銅或右鍵鋪銅區(qū)域→“Polygon Actions→Repour Selected”。我在某次DDR4布線中因未及時(shí)重鋪銅導(dǎo)致DQS信號(hào)線被舊銅皮逼入90°拐角實(shí)測(cè)眼圖閉合度達(dá)65%。重鋪銅后走線恢復(fù)45°斜切眼圖張開至82%。這提醒我們PCB設(shè)計(jì)不是靜態(tài)繪圖而是動(dòng)態(tài)平衡——每一步操作都在改變電磁環(huán)境唯有實(shí)時(shí)響應(yīng)才能守住信號(hào) integrity 的底線。