1. 為什么 Chiplet 集成卡在電氣層而不是協(xié)議層做過(guò)多芯片互聯(lián)的工程師大概都有同感UCIe 協(xié)議本身并不復(fù)雜真正讓人掉頭發(fā)的是電氣層。協(xié)議規(guī)范寫(xiě)得清清楚楚鏈路訓(xùn)練、側(cè)帶協(xié)商、數(shù)據(jù)包格式都有章可循但一旦把兩顆 Die 放到中介層上跑起來(lái)眼圖閉合、誤碼率飆升、鏈路反復(fù)重訓(xùn)的問(wèn)題就全冒出來(lái)了。我參與過(guò)幾個(gè) Chiplet 集成項(xiàng)目幾乎每一次進(jìn)度延誤的根因都能追溯到電氣層——不是協(xié)議沒(méi)配對(duì)而是信號(hào)完整性沒(méi)兜住。UCIe 的全稱是 Universal Chiplet Interconnect Express它定義了一套標(biāo)準(zhǔn)化的 Die-to-Die 互聯(lián)接口目標(biāo)是讓不同廠商、不同工藝節(jié)點(diǎn)的 Chiplet 能像搭積木一樣拼在一起。這個(gè)愿景很美好但落到工程實(shí)現(xiàn)上電氣層分析就成了那個(gè)“繞不過(guò)去的坎”。因?yàn)?Chiplet 互聯(lián)的物理通道極短——通常只有幾毫米的中介層走線——很多人會(huì)下意識(shí)覺(jué)得“這么短的距離能有什么信號(hào)問(wèn)題”。恰恰是這個(gè)直覺(jué)害人。短通道意味著插入損耗小但同時(shí)也意味著阻抗不連續(xù)、反射、串?dāng)_的影響被放大而且 UCIe 的高速模式比如 32 GT/s 甚至更高對(duì)時(shí)序裕量的要求極其苛刻。這篇文章想聊的就是怎么用一套精簡(jiǎn)高效的流程把 UCIe 電氣層分析從“反復(fù)試錯(cuò)”變成“一次做對(duì)”。我會(huì)從通道建模、參數(shù)提取、仿真驗(yàn)證到實(shí)測(cè)對(duì)標(biāo)把每個(gè)環(huán)節(jié)的關(guān)鍵決策和踩坑經(jīng)驗(yàn)都攤開(kāi)講。適合正在做 Chiplet 集成的信號(hào)完整性工程師、封裝設(shè)計(jì)工程師以及需要評(píng)估 UCIe 接口可行性的系統(tǒng)架構(gòu)師。不管你是剛接觸 UCIe 的新手還是已經(jīng)跑過(guò)幾輪仿真的老手應(yīng)該都能從里面找到能直接用的東西。2. UCIe 電氣層到底在分析什么把規(guī)范翻譯成工程語(yǔ)言2.1 從協(xié)議規(guī)范到通道預(yù)算的映射關(guān)系UCIe 規(guī)范里關(guān)于電氣層的部分核心就是一張通道預(yù)算表。它規(guī)定了發(fā)送端輸出幅度、通道插入損耗、回波損耗、串?dāng)_容限、接收端靈敏度等參數(shù)的上限和下限。但規(guī)范給的是“邊界條件”不是“設(shè)計(jì)方案”。你得自己把這些數(shù)字翻譯成具體的疊層結(jié)構(gòu)、走線寬度、間距、過(guò)孔設(shè)計(jì)。我習(xí)慣的做法是先把規(guī)范里的通道預(yù)算拆成三個(gè)獨(dú)立的部分發(fā)送端裕量、通道損耗、接收端裕量。發(fā)送端裕量取決于驅(qū)動(dòng)器的輸出擺幅和預(yù)加重能力通道損耗取決于中介層的材料和幾何尺寸接收端裕量取決于均衡器的能力和采樣窗口。這三者之間是此消彼長(zhǎng)的關(guān)系——通道損耗大了要么加大發(fā)送端預(yù)加重要么提升接收端均衡強(qiáng)度但兩者都會(huì)帶來(lái)功耗和面積的代價(jià)。注意UCIe 規(guī)范對(duì)不同速率模式Standard Package 和 Advanced Package的通道預(yù)算要求差異很大。Advanced Package 針對(duì)的是硅中介層或高密度有機(jī)基板通道更短、損耗更低但串?dāng)_和阻抗控制的要求反而更嚴(yán)。選型時(shí)一定要先確認(rèn)你的封裝類型對(duì)應(yīng)哪套預(yù)算。2.2 插入損耗與回波損耗誰(shuí)才是真正的瓶頸很多人做電氣層分析時(shí)第一反應(yīng)是看插入損耗Insertion Loss。插入損耗當(dāng)然重要它直接決定了信號(hào)到達(dá)接收端時(shí)還剩多少幅度。但在 UCIe 的場(chǎng)景下回波損耗Return Loss往往才是更隱蔽的殺手。原因在于 UCIe 的通道極短插入損耗在 Nyquist 頻率下可能只有幾 dB看起來(lái)非常漂亮。但正因?yàn)橥ǖ蓝倘魏巫杩共贿B續(xù)點(diǎn)產(chǎn)生的反射在時(shí)間上不會(huì)和主信號(hào)拉開(kāi)足夠距離而是直接疊加在信號(hào)邊沿上造成眼圖塌陷。我見(jiàn)過(guò)一個(gè)案例中介層走線的插入損耗在 16 GHz 下只有 2.5 dB但回波損耗在某個(gè)頻段掉到了 -8 dB結(jié)果眼高直接損失了 40%。所以我的建議是做 UCIe 電氣層分析時(shí)插入損耗和回波損耗要放在同等重要的位置看。特別是回波損耗要重點(diǎn)關(guān)注 TDR時(shí)域反射曲線上的阻抗突變點(diǎn)。常見(jiàn)的突變來(lái)源包括Bump 與走線的連接處、走線寬度變化處、過(guò)孔 stub、以及中介層與基板的過(guò)渡區(qū)。2.3 串?dāng)_在短通道中的特殊表現(xiàn)串?dāng)_在長(zhǎng)通道里通常表現(xiàn)為遠(yuǎn)端串?dāng)_FEXT因?yàn)樾盘?hào)有足夠的時(shí)間耦合到相鄰走線上。但在 UCIe 這種短通道里近端串?dāng)_NEXT反而更值得關(guān)注。原因是短通道的傳播延遲小近端串?dāng)_還沒(méi)衰減完信號(hào)就已經(jīng)到達(dá)接收端了。更麻煩的是UCIe 的走線密度極高。為了在有限的中介層面積上塞下幾百根信號(hào)線走線間距往往被壓到最小設(shè)計(jì)規(guī)則。這時(shí)候相鄰走線之間的容性耦合和感性耦合都會(huì)顯著增強(qiáng)。我實(shí)測(cè)過(guò)一組數(shù)據(jù)當(dāng)走線間距從 2 倍線寬壓縮到 1 倍線寬時(shí)串?dāng)_幅度增加了將近 3 倍。應(yīng)對(duì)串?dāng)_的手段無(wú)非幾種加大間距但面積不允許、加屏蔽地線但會(huì)減少有效信號(hào)密度、采用差分信號(hào)UCIe 本身就支持、或者在編碼層面做處理。實(shí)際項(xiàng)目中通常是組合使用。我的經(jīng)驗(yàn)是在布線資源允許的情況下每隔 4 到 6 根信號(hào)線插入一根地線能把串?dāng)_控制在可接受范圍內(nèi)。3. 通道建模從疊層參數(shù)到 S 參數(shù)模型3.1 中介層疊層設(shè)計(jì)的關(guān)鍵取舍中介層的疊層設(shè)計(jì)是電氣層分析的起點(diǎn)。它決定了走線的特征阻抗、傳播速度、損耗特性。UCIe 通常要求單端阻抗 50 歐姆或差分阻抗 100 歐姆但這個(gè)“要求”在不同疊層結(jié)構(gòu)下實(shí)現(xiàn)起來(lái)的難度完全不同。常見(jiàn)的硅中介層疊層結(jié)構(gòu)包括頂層二氧化硅、金屬層通常是銅、層間介質(zhì)、硅襯底。金屬層的厚度和介質(zhì)的介電常數(shù)直接影響損耗。銅厚越大導(dǎo)體損耗越小但制造難度和成本越高。介電常數(shù)越低傳播延遲越小但低介電常數(shù)材料往往機(jī)械強(qiáng)度差良率會(huì)受影響。我一般會(huì)先做一個(gè)參數(shù)掃描固定走線寬度改變介質(zhì)厚度看阻抗怎么變固定介質(zhì)厚度改變走線寬度看損耗怎么變。這個(gè)過(guò)程用二維場(chǎng)求解器就能完成不需要上三維電磁仿真。掃描的目的是找到一組“阻抗達(dá)標(biāo)且損耗可接受”的幾何參數(shù)組合作為后續(xù)詳細(xì)設(shè)計(jì)的基準(zhǔn)。3.2 用二維場(chǎng)求解器快速提取 RLGC 參數(shù)對(duì)于 UCIe 這種準(zhǔn) TEM 傳輸線結(jié)構(gòu)二維場(chǎng)求解器提取 RLGC 參數(shù)是性價(jià)比最高的方法。三維全波仿真雖然精度更高但計(jì)算量大、迭代慢不適合在早期設(shè)計(jì)階段頻繁使用。提取 RLGC 的步驟大致如下先定義橫截面結(jié)構(gòu)包括導(dǎo)體形狀、介質(zhì)層、邊界條件然后設(shè)置求解頻率范圍UCIe 的基頻通常在 4 到 16 GHz 之間但為了捕捉高頻諧波建議掃到 40 GHz 以上最后運(yùn)行求解器得到單位長(zhǎng)度的電阻 R、電感 L、電導(dǎo) G、電容 C。拿到 RLGC 之后可以用傳輸線理論算出特征阻抗和傳播常數(shù)。特征阻抗 Z0 sqrt((R jωL)/(G jωC))傳播常數(shù) γ sqrt((R jωL)(G jωC))。這兩個(gè)參數(shù)是后續(xù) S 參數(shù)建模的基礎(chǔ)。提示二維場(chǎng)求解器假設(shè)結(jié)構(gòu)在傳播方向上是均勻的。如果你的走線有寬度變化、拐角、過(guò)孔這些不連續(xù)點(diǎn)需要單獨(dú)建模或者用三維仿真補(bǔ)充。我的做法是均勻段用二維提取不連續(xù)段用三維提取然后在電路仿真器里拼接。3.3 把 S 參數(shù)模型拼成完整通道單個(gè)走線段的 S 參數(shù)模型拿到之后下一步是把它們拼成完整的通道。UCIe 通道通常包括發(fā)送端 Bump、中介層走線、接收端 Bump可能還有過(guò)孔和拐角。拼接的方法有兩種一種是級(jí)聯(lián) S 參數(shù)用 ABCD 矩陣或者 T 矩陣做轉(zhuǎn)換另一種是直接在電路仿真器里用傳輸線模型和集總元件搭建。前者適合頻域分析后者適合時(shí)域分析。我通常會(huì)在頻域先做級(jí)聯(lián)快速看一下整個(gè)通道的插入損耗和回波損耗曲線。如果發(fā)現(xiàn)某個(gè)頻段有諧振或者凹陷就回到對(duì)應(yīng)的子結(jié)構(gòu)去排查。確認(rèn)頻域沒(méi)問(wèn)題之后再轉(zhuǎn)到時(shí)域做眼圖仿真。這里有個(gè)容易忽略的點(diǎn)Bump 的建模。Bump 的尺寸通常在幾十微米量級(jí)看起來(lái)很小但它的電容效應(yīng)在高頻下不可忽略。一個(gè)典型的銅柱 Bump等效電容可能在 20 到 50 fF 之間。這個(gè)電容會(huì)和走線電感形成 LC 諧振在特定頻率上造成信號(hào)衰減。我一般會(huì)把 Bump 建模成一個(gè)串聯(lián)電感和并聯(lián)電容的組合參數(shù)從三維仿真或者實(shí)測(cè)中提取。4. 仿真驗(yàn)證眼圖、浴盆曲線與誤碼率4.1 眼圖仿真中容易被忽略的激勵(lì)設(shè)置眼圖仿真的結(jié)果很大程度上取決于激勵(lì)信號(hào)的設(shè)置。很多人直接用理想 PRBS 碼型加一個(gè)上升時(shí)間就跑了這樣得到的眼圖會(huì)過(guò)于樂(lè)觀。UCIe 的實(shí)際發(fā)送信號(hào)有幾個(gè)特點(diǎn)第一它用的是 NRZ 編碼但可能帶有預(yù)加重或去加重第二發(fā)送端的抖動(dòng)Jitter不可忽略包括隨機(jī)抖動(dòng)和確定性抖動(dòng)第三發(fā)送端的輸出阻抗不是理想的 50 歐姆會(huì)有失配。我的做法是在仿真中注入發(fā)送端抖動(dòng)隨機(jī)抖動(dòng)用高斯分布確定性抖動(dòng)用正弦或者周期性的分量。預(yù)加重參數(shù)按照 UCIe 規(guī)范里的推薦值設(shè)置但要根據(jù)實(shí)際通道損耗做微調(diào)。輸出阻抗用實(shí)測(cè)或者三維仿真提取的值不要用理想值。眼圖仿真跑完之后不要只看眼高和眼寬。要同時(shí)看眼圖的上升沿和下降沿是否對(duì)稱交叉點(diǎn)是否在 50% 附近以及眼圖頂部和底部是否有明顯的噪聲或者振鈴。這些細(xì)節(jié)往往能揭示通道中的阻抗不連續(xù)或者串?dāng)_問(wèn)題。4.2 浴盆曲線的統(tǒng)計(jì)意義與采樣點(diǎn)選擇浴盆曲線Bathtub Curve是評(píng)估鏈路誤碼率性能的重要工具。它通過(guò)掃描采樣相位統(tǒng)計(jì)每個(gè)相位下的誤碼率最終給出在目標(biāo)誤碼率比如 1E-15下的時(shí)序裕量。做浴盆曲線仿真時(shí)采樣點(diǎn)的選擇很關(guān)鍵。采樣點(diǎn)太少曲線擬合不準(zhǔn)采樣點(diǎn)太多仿真時(shí)間爆炸。我一般會(huì)在眼圖中心附近加密采樣在遠(yuǎn)離中心的地方稀疏采樣。具體來(lái)說(shuō)在眼圖中心 ±0.2 UI 范圍內(nèi)每 0.02 UI 采一個(gè)點(diǎn)在 ±0.2 到 ±0.5 UI 范圍內(nèi)每 0.05 UI 采一個(gè)點(diǎn)。另一個(gè)關(guān)鍵是誤碼率的統(tǒng)計(jì)置信度。要準(zhǔn)確評(píng)估 1E-15 的誤碼率理論上需要跑 1E15 個(gè)比特這顯然不現(xiàn)實(shí)。實(shí)際做法是用外推法先跑一個(gè)較高的誤碼率比如 1E-8然后用雙指數(shù)或者高斯擬合外推到低誤碼率。外推的準(zhǔn)確性取決于擬合模型是否合理我通常會(huì)同時(shí)用兩種模型擬合對(duì)比結(jié)果是否一致。4.3 從仿真到實(shí)測(cè)的偏差修正仿真和實(shí)測(cè)之間有偏差是常態(tài)。偏差的來(lái)源包括模型簡(jiǎn)化、材料參數(shù)不準(zhǔn)確、制造公差、測(cè)試夾具的影響。關(guān)鍵是要知道偏差有多大以及怎么修正。我一般會(huì)在項(xiàng)目早期就做一個(gè)測(cè)試芯片Test Chip專門(mén)用來(lái)驗(yàn)證電氣層模型。測(cè)試芯片上會(huì)放幾種不同幾何參數(shù)的走線以及對(duì)應(yīng)的測(cè)試結(jié)構(gòu)。實(shí)測(cè)的時(shí)候用探針臺(tái)或者高頻連接器接入測(cè) S 參數(shù)和眼圖。拿到實(shí)測(cè)數(shù)據(jù)后和仿真結(jié)果對(duì)比。如果偏差在可接受范圍內(nèi)比如插入損耗偏差小于 1 dB就直接用仿真模型繼續(xù)做設(shè)計(jì)。如果偏差較大就要回頭修正模型參數(shù)。常見(jiàn)的修正包括調(diào)整介質(zhì)的損耗角正切、修正導(dǎo)體的表面粗糙度系數(shù)、以及補(bǔ)償測(cè)試夾具的寄生效應(yīng)。注意測(cè)試夾具的去嵌入De-embedding是個(gè)技術(shù)活。夾具的寄生參數(shù)如果不去掉會(huì)嚴(yán)重污染實(shí)測(cè)結(jié)果。我通常會(huì)用 TRLThrough-Reflect-Line校準(zhǔn)方法或者用夾具的 S 參數(shù)模型做級(jí)聯(lián)去嵌入。5. 精簡(jiǎn)流程的實(shí)操要點(diǎn)從兩周壓縮到三天5.1 建立可復(fù)用的參數(shù)化模板電氣層分析最耗時(shí)的部分往往不是仿真本身而是建模和設(shè)置。每次改一個(gè)參數(shù)就要重新畫(huà)結(jié)構(gòu)、重新設(shè)邊界條件、重新跑仿真效率極低。我的做法是建立參數(shù)化模板。用腳本把疊層結(jié)構(gòu)、走線幾何、材料參數(shù)都寫(xiě)成變量改參數(shù)的時(shí)候只需要改變量值結(jié)構(gòu)自動(dòng)更新。常用的工具比如 Python 配合場(chǎng)求解器的 API或者直接用仿真軟件自帶的參數(shù)化功能。模板建好之后做參數(shù)掃描就是改幾個(gè)數(shù)字的事。我通常會(huì)掃三組參數(shù)走線寬度、介質(zhì)厚度、走線間距。每組掃 5 到 7 個(gè)值總共跑幾十個(gè)仿真。這些仿真可以并行跑一個(gè)晚上就能出結(jié)果。第二天分析數(shù)據(jù)找到最優(yōu)組合直接進(jìn)入詳細(xì)設(shè)計(jì)。5.2 用 DOE 方法減少仿真次數(shù)如果參數(shù)維度更多比如同時(shí)考慮走線寬度、間距、介質(zhì)厚度、銅厚、以及三種材料的介電常數(shù)全因子掃描的仿真次數(shù)會(huì)爆炸。這時(shí)候需要用實(shí)驗(yàn)設(shè)計(jì)DOE方法。我常用的是拉丁超立方采樣LHS或者正交數(shù)組。LHS 能在較少的樣本數(shù)下覆蓋整個(gè)參數(shù)空間適合初步篩選。正交數(shù)組則適合分析各參數(shù)的敏感度找出對(duì)性能影響最大的那幾個(gè)參數(shù)。舉個(gè)例子假設(shè)有 5 個(gè)參數(shù)每個(gè)參數(shù) 3 個(gè)水平全因子需要 3^5 243 次仿真。用 LHS 采樣 30 次就能得到大致趨勢(shì)。然后用正交數(shù)組設(shè)計(jì) 18 次仿真就能分析出主效應(yīng)和部分交互效應(yīng)?？偣膊坏?50 次仿真比 243 次少了一個(gè)數(shù)量級(jí)。5.3 自動(dòng)化后處理與報(bào)告生成仿真跑完之后后處理也是個(gè)耗時(shí)環(huán)節(jié)。手動(dòng)整理數(shù)據(jù)、畫(huà)圖、寫(xiě)報(bào)告一天時(shí)間就沒(méi)了。我習(xí)慣用腳本做自動(dòng)化后處理。具體來(lái)說(shuō)用 Python 讀取仿真輸出的 Touchstone 文件或者 CSV 數(shù)據(jù)自動(dòng)計(jì)算插入損耗、回波損耗、眼高、眼寬、浴盆曲線裕量等指標(biāo)。然后用 Matplotlib 或者 Plotly 畫(huà)圖最后用 Jinja2 模板生成 HTML 或者 PDF 報(bào)告。這套流程建好之后從仿真完成到報(bào)告生成只需要幾分鐘。而且報(bào)告格式統(tǒng)一方便對(duì)比不同方案的結(jié)果。我現(xiàn)在的習(xí)慣是仿真跑完腳本一跑報(bào)告自動(dòng)發(fā)到項(xiàng)目群里大家直接看結(jié)果討論效率提升非常明顯。6. 踩過(guò)的坑與實(shí)測(cè)經(jīng)驗(yàn)6.1 過(guò)孔 stub 引起的諧振一個(gè)真實(shí)案例有一次做中介層設(shè)計(jì)走線本身的插入損耗和回波損耗都很漂亮但眼圖就是閉合。排查了很久最后發(fā)現(xiàn)是過(guò)孔 stub 引起的。那個(gè)過(guò)孔是從頂層走線連接到中間層然后從中間層再連接到 Bump。過(guò)孔在中間層以下的部分形成了 stub長(zhǎng)度大約 200 微米。這個(gè) stub 在 28 GHz 附近產(chǎn)生了四分之一波長(zhǎng)諧振正好落在 UCIe 高速模式的諧波頻段內(nèi)。諧振導(dǎo)致該頻段信號(hào)被嚴(yán)重吸收眼圖自然就塌了。解決辦法有兩種一是用背鉆Back Drilling把 stub 去掉但中介層工藝不一定支持二是調(diào)整過(guò)孔設(shè)計(jì)把 stub 長(zhǎng)度縮短到諧振頻率移出關(guān)注頻段。我們最后選擇了第二種方案把過(guò)孔從中間層連接到 Bump 的位置改到更靠近頂層stub 長(zhǎng)度縮短到 80 微米諧振頻率移到了 70 GHz 以上問(wèn)題解決。這個(gè)案例的教訓(xùn)是不要只盯著走線過(guò)孔、Bump、拐角這些不連續(xù)點(diǎn)都要單獨(dú)建模和驗(yàn)證。6.2 材料參數(shù)不準(zhǔn)導(dǎo)致的仿真偏差還有一次仿真結(jié)果顯示通道損耗完全達(dá)標(biāo)但實(shí)測(cè)發(fā)現(xiàn)高頻段損耗比仿真高了 3 dB。排查后發(fā)現(xiàn)是中介層材料的損耗角正切Df參數(shù)不準(zhǔn)。供應(yīng)商提供的 Df 是在 1 GHz 下測(cè)的但 UCIe 的工作頻率在 4 到 16 GHz甚至更高。很多材料的 Df 會(huì)隨頻率變化高頻下 Df 可能比低頻下高 50% 甚至更多。用低頻 Df 做高頻仿真結(jié)果自然偏樂(lè)觀。解決辦法是向供應(yīng)商索要寬頻帶的材料參數(shù)或者自己用諧振腔法、傳輸線法測(cè)一組寬頻帶 Df 數(shù)據(jù)。如果實(shí)在拿不到就在仿真中把 Df 設(shè)一個(gè)保守值比如供應(yīng)商給的值乘以 1.5留足裕量。6.3 測(cè)試夾具去嵌入不干凈的后遺癥測(cè)試夾具的去嵌入如果做不干凈實(shí)測(cè)結(jié)果會(huì)嚴(yán)重失真。我見(jiàn)過(guò)一個(gè)案例夾具的寄生電容沒(méi)有完全去掉導(dǎo)致實(shí)測(cè)的回波損耗比真實(shí)值差了 6 dB。工程師拿著這個(gè)數(shù)據(jù)去調(diào)設(shè)計(jì)越調(diào)越偏。去嵌入的方法有很多種TRL 是最常用也最可靠的一種。但 TRL 需要制作專門(mén)的校準(zhǔn)件而且校準(zhǔn)件的設(shè)計(jì)要跟夾具匹配。如果校準(zhǔn)件設(shè)計(jì)不好去嵌入的效果也會(huì)打折扣。我的經(jīng)驗(yàn)是如果條件允許盡量用探針臺(tái)直接測(cè)裸片避免夾具的影響。如果必須用夾具一定要做 TRL 校準(zhǔn)并且用已知的標(biāo)準(zhǔn)件驗(yàn)證去嵌入的準(zhǔn)確性。驗(yàn)證方法很簡(jiǎn)單測(cè)一個(gè)已知特性的傳輸線看去嵌入后的結(jié)果和理論值是否一致。7. 把電氣層分析前置到架構(gòu)階段做了這么多項(xiàng)目我最大的體會(huì)是電氣層分析不能等到封裝設(shè)計(jì)完成之后才開(kāi)始那樣太被動(dòng)了。最好在架構(gòu)階段就介入用粗略的通道模型評(píng)估不同方案的可行性。比如架構(gòu)師在決定用幾顆 Chiplet、怎么排布、用什么封裝類型的時(shí)候電氣層工程師就應(yīng)該參與。用簡(jiǎn)單的通道預(yù)算工具快速估算不同方案的損耗和串?dāng)_水平。如果某個(gè)方案的通道損耗明顯超標(biāo)就提前調(diào)整而不是等到詳細(xì)設(shè)計(jì)階段再返工。這種前置分析不需要很精確用經(jīng)驗(yàn)公式或者簡(jiǎn)化的傳輸線模型就夠了。關(guān)鍵是快速給出“可行”或“不可行”的判斷以及“如果要做需要滿足什么條件”的建議。這樣架構(gòu)師在做決策時(shí)就有電氣層的約束作為參考避免后期出現(xiàn)無(wú)法收斂的情況。我現(xiàn)在的工作習(xí)慣是項(xiàng)目啟動(dòng)會(huì)上電氣層分析的報(bào)告就已經(jīng)準(zhǔn)備好了。里面包括不同封裝方案的通道損耗對(duì)比、串?dāng)_風(fēng)險(xiǎn)評(píng)估、以及推薦的疊層和布線規(guī)則。這樣后續(xù)的設(shè)計(jì)工作就有據(jù)可依效率高很多。這套精簡(jiǎn)流程的核心思路就是把能自動(dòng)化的都自動(dòng)化把能前置的都前置把能復(fù)用的都復(fù)用。電氣層分析本身并不神秘關(guān)鍵是流程要順工具要趁手經(jīng)驗(yàn)要積累。希望這些內(nèi)容對(duì)正在做 UCIe Chiplet 集成的朋友有所幫助。